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ROM的时序控制

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五彩晶圆(高级)

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发表于 2013-2-26 20:29:09 | 显示全部楼层 |阅读模式
今天用FPGA读写内部ROM,仔细研究ROM
时序发现:无输出锁存的ROM,给出地址后,
延迟一个CLk后,取有效数据;否則,延迟一
2个CLK,取有效数据。连续地址取数据,
无CLK使能,即使能长期有效。连续给地址
后,延迟(据不同配置的ROM)一或两个C
LK。
此帖出自FPGA/CPLD论坛


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五彩晶圆(高级)

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 楼主| 发表于 2013-2-28 21:23:12 | 显示全部楼层
这么好的内容,大家还不支持下。
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