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luooove

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一粒金砂（高级）
楼主
发表于2013-1-21 19:59 只看该作者
 

一个移位的小问题 [复制链接]

out <=  out <<1  和 out <<1;一样吗？可以用后面的表述方法吗？
此帖出自FPGA/CPLD论坛

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leekuip
按我的理解，第一种是变量移位后赋给端口，第二种是变量移位。我对vhdl只是稍微懂点儿，还是坐等大虾来解释！  详情 回复 发表于 2013-2-9 00:06
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00750

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一粒金砂（高级）
沙发
发表于2013-1-22 08:36 只看该作者
 
不可以
此帖出自FPGA/CPLD论坛
 
 
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eeleader

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五彩晶圆（高级）
板凳
发表于2013-1-29 13:01 只看该作者
 
不要把VHDL想成C语言了哦
此帖出自FPGA/CPLD论坛
个人签名一个为理想不懈前进的人，一个永不言败人！
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欢迎光临网上店铺！
 
 
 
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eeleader

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五彩晶圆（高级）
4楼
发表于2013-2-8 21:16 只看该作者
 
vhdl是硬件电路描述语言，很接近机器语言
或汇编语言。楼主把C语言（高级语言）与砰
件描述语言搞混淆了。
此帖出自FPGA/CPLD论坛
个人签名一个为理想不懈前进的人，一个永不言败人！
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leekuip

514

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TA的资源

纯净的硅（中级）
5楼
发表于2013-2-9 00:06 只看该作者
 
按我的理解，第一种是变量移位后赋给端口，第二种是变量移位。我对vhdl只是稍微懂点儿，还是坐等大虾来解释！
此帖出自FPGA/CPLD论坛
 
 
 
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