FPGA时序优化的问题

lazyduck

FPGA时序优化的问题 [复制链接]

向大家求助了。小弟最近写了一段程序，通过FPGA来采集数据。

先是接收DSP的指令，然后FPGA根据指令进行采样时钟等等情况的配置，然后在采样时钟的上升沿进行采集。每一次采集1000个8位数据，一共采集128次，然后求平均值，上传到DSP。

在modelsim仿真里面，显示功能没问题。但是实际编译显示时序无法达到要求。  希望大家能帮忙看下程序。

 

感觉问题出在那里，因为要采集1000个8位数据，采集128次，所以我定义了一个reg[15:0]     memy[999:0];     然后每次采集到的数据加到里面。但是编译显示这部分时序达不到要求。希望大家帮帮忙了！

eeleader

大哥这样做肯定不好，为啥你不用FPGA内部RAM进行采集数据的存储啊