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wstt

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裸片初长成（初级）
楼主
发表于2011-10-24 17:08 只看该作者
 

modelsim进行RTL级仿真错误，Gate-level正确 [复制链接]

情况是这样子的：
使用Quartus调用modelsim进行仿真，选择gate-level仿真结果是正确的，但是使用RTL却是错的。
其中调用了Altera提供的ROM的IP，RTL仿真的时候可以看到ROM的地址线上数据是正常的（递增），但是得到的数据都是0，
规律是RAM中连续存有一串负值，只要是负值的全部读出来为0。
PS：modelsim使用的是AE版本，库都是预编译的应该不需要再编译。
难道是库的原因吗，还请大侠指导下。
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此帖出自FPGA/CPLD论坛

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HDLWorld
你在仿真时看看modelsim的仿真精度单位是啥，ps还是ns.   详情 回复 发表于 2011-10-24 17:35
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HDLWorld

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纯净的硅（高级）
沙发
发表于2011-10-24 17:35 只看该作者
 

可能是仿真精度的问题

你在仿真时看看modelsim的仿真精度单位是啥，ps还是ns.
此帖出自FPGA/CPLD论坛
 
 
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wstt

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裸片初长成（初级）
板凳
 楼主| 发表于2011-10-27 10:54 只看该作者
 

回复 沙发 HDLWorld 的帖子

仿真精度是
timescale 1ns/100ps
此帖出自FPGA/CPLD论坛
 
 
 
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