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[求助] Altera 时钟问题 PLL和直接使用的信号质量差别

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一粒金砂(中级)

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发表于 2011-3-21 19:37 | 显示全部楼层 |阅读模式

现在需要用FPGA产生一个时钟,我现在的做法是直接在代码里 assign clk_out=clk

也就是把PIN_28的时钟直接引到需要的I/O PIN上了,这样我在那个I/O PIN上

测得的是20MHz,但已经不是方波了,是个类似正弦曲线的波,上升沿时间

和下降沿时间都需要30nS左右,20MHz的时候周期就只有50nS。
1. 如果现在我用PLL实现20M的时钟输出,输入PLL的时钟是PIN_28,

   输出时那些Dedicated PIN?
2. 这样做是否会提高时钟的质量,也就是上升和下降的时间是否会减小?
期待你的回复~

此帖出自FPGA/CPLD论坛
微博:http://t.sina.com.cn/huoyumutou
看到版友DIY示波器的热情,感到兴奋……
从EDN搬家至此


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一粒金砂(中级)

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发表于 2011-3-22 10:51 | 显示全部楼层
测得的是20MHz,但已经不是方波了,是个类似正弦曲线的波,我觉得跟你CLOCK 的LOAD有关系,后面的电路 估计是一个等效20~30M带宽的滤波器,当然也有可能是你的FPGA引起的。用PLL的话,不推荐使用assign clk_out=clk输出,推荐用40M时钟对DFF进行01翻转输出,或者用DDR形式。


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五彩晶圆(高级)

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发表于 2011-3-22 12:27 | 显示全部楼层
其实从IO口输出的时钟上升和下降沿没问题, 主要可能是示波器的探头寄生电容影响你的20MHZ上升沿或下降沿.
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一粒金砂(中级)

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发表于 2011-3-22 14:39 | 显示全部楼层
原帖由 eeleader 于 2011-3-22 12:27 发表
其实从IO口输出的时钟上升和下降沿没问题, 主要可能是示波器的探头寄生电容影响你的20MHZ上升沿或下降沿.

嗯,可以在示波器输入探头和20MHz输出点之间串一个33欧的小电阻,波形会好很多。


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五彩晶圆(高级)

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发表于 2011-3-23 11:32 | 显示全部楼层

楼上的兄弟说的很对,这样可以改善你的测量波形!

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