FPGA IO 输出的信号复位DSP, ARM 电路引起问题探讨

eeleader

FPGA IO 输出的信号复位DSP, ARM 电路引起问题探讨 [复制链接]

昨天,在我们设计FPGA板发现一个FPGA输出复位电路如下:

   

FPGA IO 输出TTL 电平, 现在的发现,ARM,DSP工作不可靠, 有上电死机的问题. 如果去掉上拉电阻, 这个问题就解决了

百思不得其解, 求高人解答!

walkerinsky

楼主有没有考虑这样的情况是否符合你的ARM，DSP复位要求：当FPGA的INIT没有完成时候，它的管脚是处于高阻态，这个时候RESET_L的电平是1.7V。另外一个情况就是RESET_L维持低电平的时间是否符合ARM，DSP复位要求。

eeleader

FPGA上电初始未完成时间,我不考虑ARM,DSP复位. FPGA复位时间绝对满足ARM,DSP要求. 关键是ARM,DSP不正常工作的原因可能是什么?

walkerinsky

我的意思是，FPGA加载没有完成的时候，估计ARM,DSP已经被这个复位搞死了。

tx_xy

这个图有问题 。

假设fpga引脚输出低电平，0V，上拉的3.3V会通过上拉电阻和下拉电阻供电，所以fpga引脚电平永远到不了0V，把上拉电阻拿掉后，FPGA输出0电平，基本就是0电平。

tx_xy

其实 这个问题很容易发现 楼主估计忽视了最简单的电路 欧姆定律 娃哈哈 。。。

eeleader

经过我实际测量, FPGA输出0V, 在IO脚上是可以测量到的. 换句话说, 该IO脚的上下拉分压是不能把该电平钳住的!