社区导航

 
查看: 1835|回复: 1

减少关键信号的逻辑单元使用

[复制链接]

8910

TA的帖子

0

TA的资源

五彩晶圆(高级)

Rank: 9Rank: 9Rank: 9

发表于 2011-2-12 16:08:17 | 显示全部楼层 |阅读模式
1. 减少关键路径上的组合逻辑单元的技巧
      在FPGA 中每条关键路径上的逻辑单元都会增加一定延时.因此,为了保证关键路径的时序能得到保证.设计时必须考虑关键路径上如何减少逻辑单元的使用. 下面举例说明这个问题:
 如题: 输入信号a,b,c,critical ; 输出DOUT.  要求, c 和critical 同时为高,输出a, 其余情况输出b;
本设计中critical 信号很重要,要求输入输出的时延尽可能短!
 第一种编程方法如下:
    LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
--LIBRARY ALTERA;
--USE ALTERA.MAXPLUS2.ALL;
LIBRARY LPM;
USE LPM.LPM_COMPONENTS.ALL;
ENTITY Test  IS
 PORT
     (
       Clk : IN STD_LOGIC;
       Rst : IN STD_LOGIC;
       a,b,c: IN STD_LOGIC;
       Critical: IN STD_LOGIC;
      
       Dout    : OUT STD_LOGIC
       );
END Test;
ARCHITECTURE Arch_Test OF Test IS
SIGNAL TEMP : STD_LOGIC;
BEGIN
PROCESS(a,b,c,critical)
BEGIN
IF ((C AND critical)='1') THEN
     TEMP<=A;
ELSE
     TEMP<=B;
END IF;
END PROCESS;
PROCESS(CLK,RST)
BEGIN
IF (RST='1') THEN
   DOUT<='0';
ELSIF RISING_EDGE(CLK) THEN
   Dout<=temp;
END IF;
END PROCESS;
END ARCH_TEST;
 
其逻辑硬件图如下:
从上面图中可以看出, 该设计中, CRITICAL 信号经过两个组合逻辑延时, 和a,b,c 信号延时一样. 我们可以想想还有没有更好方法,让CRITICAL 信号延时更短.其实是有的, 见下面的第二种编程方法:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
--LIBRARY ALTERA;
--USE ALTERA.MAXPLUS2.ALL;
LIBRARY LPM;
USE LPM.LPM_COMPONENTS.ALL;
ENTITY Test  IS
 PORT
     (
       Clk : IN STD_LOGIC;
       Rst : IN STD_LOGIC;
       a,b,c: IN STD_LOGIC;
       Critical: IN STD_LOGIC;
      
       Dout    : OUT STD_LOGIC
       );
END Test;
ARCHITECTURE Arch_Test OF Test IS
SIGNAL TEMP,OUT_REG : STD_LOGIC;
BEGIN
PROCESS(a,b,c,critical)
BEGIN
IF ((C)='1') THEN
     TEMP<=A;
ELSE
     TEMP<=B;
END IF;
END PROCESS;
PROCESS(critical)
BEGIN
IF ((critical)='1') THEN
     OUT_REG<=TEMP;
ELSE
     OUT_REG<=B;
END IF;
END PROCESS;
PROCESS(CLK,RST)
BEGIN
IF (RST='1') THEN
   DOUT<='0';
ELSIF RISING_EDGE(CLK) THEN
   Dout<=OUT_REG;
END IF;
END PROCESS;
END ARCH_TEST;
 
其硬件逻辑图如下:
 
 
 
 
从上面的硬件图,可以看出,CRITICAL 的只经过一个组合逻辑延时, 更符合设计要求, 所以关键路径编程特别重要,需要仔细考虑设计技巧,任何时候保持硬件电路与程序对应,深刻理解硬件描述语言所描述的硬件电路!
 
 
 
 
 
 
 
 
 
此帖出自FPGA/CPLD论坛

8910

TA的帖子

0

TA的资源

五彩晶圆(高级)

Rank: 9Rank: 9Rank: 9

 楼主| 发表于 2011-2-14 10:08:08 | 显示全部楼层

自己顶

一个为理想不懈前进的人,一个永不言败人!
http://shop57496282.taobao.com/
欢迎光临网上店铺!

回复 支持 反对

使用道具 举报

您需要登录后才可以回帖 登录 | 注册

本版积分规则

  • 论坛活动 E手掌握

    扫码关注
    EEWORLD 官方微信

  • EE福利  唾手可得

    扫码关注
    EE福利 唾手可得

小黑屋|手机版|Archiver|电子工程世界 ( 京ICP证 060456

GMT+8, 2017-8-20 00:51 , Processed in 0.211211 second(s), 16 queries , Redis On.

快速回复 返回顶部 返回列表