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Altera的TimeQuest的input delay的min值和max值

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五彩晶圆(高级)

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发表于 2010-12-24 15:37 | 显示全部楼层 |阅读模式
Altera的TimeQuest的input delay的min值和max值是不是就可以理解为数据从上一级芯片经过PCB走线到达FPGA的大概时间范围?
此帖出自FPGA/CPLD论坛
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纯净的硅(高级)

Rank: 6Rank: 6

荣誉会员勋章

发表于 2010-12-24 20:15 | 显示全部楼层
不能这么理解。
input delay的计算也是根据时钟的频率来计算滴。可以当做fpga内部的同步信号的时钟约束来看待,把板子的走线延迟当做路径延迟即可。


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