verilog 循环要如何写才能通过综合编译？

eeleader

verilog 循环要如何写才能通过综合编译？ [复制链接]

有如下程序
for(count=0;count<=254;count=count+1)
  begin   
   while(n<16)
   begin
    for(j=0;j<3;j=j+1)
      begin
      FD[n] <= fromFIFO1[j];
      n = n + 1;
      end
   end
   n = 0;
end

编译错误是：
Error (10106): Verilog HDL Loop error at usb.v(177): loop must terminate within 5000 iterations