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你问我答,【夏宇闻老师专栏】与你一起探讨FPGA设计!

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一粒金砂(中级)

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发表于 2015-10-17 08:48:20 | 显示全部楼层
支持原创,支持夏老师!


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一粒金砂(初级)

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发表于 2015-10-21 11:46:38 | 显示全部楼层
夏老师,我想问下wire型和reg型分别用在什么时候??


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一粒金砂(初级)

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发表于 2015-11-16 17:24:24 | 显示全部楼层
夏老师好,最近碰到几个问题很困扰,向您请教。1. 想用modelsim做时序仿真,但我用Quartus 13.1编译完之后,为什么无法产生.sdo延时文件?.vo网表文件可以产生。是不是现在quartus 13.1本来就编译不出延时文件了? 2. 我有quartus的个工程,里面用到了rs编解码的ip核,在网上找了破解的license,可以进行综合,但怎么进行功能仿真呢?ip核对应的文件是加密的,用modelsim做功能仿真的话,就报“没有定义”。如果其他模块用.v源文件,这个ip核用综合后生成的.vo文件,混合进行功能仿真,这样可以吗? 3. 是不是我购买了这个ip核,厂商就可以提供该ip核的功能仿真.v文件? 还是厂商只是提供一个license,使用这个license文件后,生成ip核时,就可以得到一个可以进行功能仿真的.v文件?盼解惑,先谢谢您了。


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发表于 2015-12-18 16:24:00 | 显示全部楼层
本问答栏目暂停更新,请需要提问的坛友,在EEWORLD  FPGA 版块单独发帖提问。
2018,加油!继续为中国电子行业做出小小的贡献吧!
QQ 1206973913


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一粒金砂(中级)

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发表于 2016-2-1 15:13:53 | 显示全部楼层
夏老师,请问如何理解x 和z状态在实际电路中的意义?

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本问答栏目暂停更新,请需要提问的坛友,在EEWORLD FPGA 版块单独发帖提问。  详情 回复 发表于 2016-2-2 09:05


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发表于 2016-2-2 09:05:18 | 显示全部楼层
jetlin1992 发表于 2016-2-1 15:13
夏老师,请问如何理解x 和z状态在实际电路中的意义?

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一粒金砂(初级)

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发表于 2016-3-6 20:56:03 | 显示全部楼层
夏老师好,我想请教您关于优化verilog设计代码的一些经验,最近产品更迭,想在电路板设计上下功夫,提高面积利用率,还请您指点一二。


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一粒金砂(初级)

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发表于 2016-3-13 13:34:54 | 显示全部楼层
yz890627 发表于 2015-10-21 11:46
夏老师,我想问下wire型和reg型分别用在什么时候??

wire在内部使用,reg在整算使用


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一粒金砂(初级)

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发表于 2016-3-13 13:36:10 | 显示全部楼层
yz890627 发表于 2015-10-21 11:46
夏老师,我想问下wire型和reg型分别用在什么时候??

wire在内部使用,可以定义为内部连接导线。reg在数算使用。


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一粒金砂(初级)

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发表于 2016-4-13 19:39:54 | 显示全部楼层
老师,您好。我用quartus 2编译出现了错误。Error (125022): Section identifier missing or not required


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发表于 2016-4-14 09:25:32 | 显示全部楼层
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一粒金砂(初级)

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发表于 2016-4-15 20:22:43 | 显示全部楼层
夏老师,begin  end之间的语句是顺序执行还是并行


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一粒金砂(初级)

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发表于 2016-4-28 15:20:33 | 显示全部楼层
夏老师,我想问下一如何把时序图对应转化为状态机,我发现自己时序图能够看懂,但是不太会转化为状态机,请老师指导一下


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纯净的硅(初级)

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发表于 2016-7-9 23:21:40 | 显示全部楼层
夏宇闻 发表于 2014-12-3 17:22
祝贺学长到珠海新公司后,工作顺利,身体健康,幸福快乐!

谢谢老师,到珠海快两年了,工作一向比较忙,在小城市里面成长了许多,成熟了不少...
今天在整理账户时上来看看。 祝老师 健康永远。。。


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纯净的硅(初级)

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发表于 2016-7-9 23:37:18 | 显示全部楼层
作为夏老师的学生,就给帖子扎个口吧。
1.夏老师退休多年,年龄已大。不合适在出来进行网上指导。作为他的学生,心有余而力不足,惭愧!
2. 另外,论坛里面的技术讨论,有时同样的问题重复的很多。有时问题的答案能在夏老师的书,如《Verilog HDL数字设计与综合(第2版)》中找到。
3. 在论坛里面回答问题,有时候效率比较低。如果细心的人,看完专栏前面的80页,能把所有提出的问题和答案进行整理和总结,能开阔很多眼界,至少绝大部分的初学者问题都涉及到了。
4. 哲理上来说:别人没有你想到的答案。 老师帮忙打开一扇门,真正学到的,需要自己去追问,思考,才能消化,才能很好的应用。学问是一方面,人生的道路上,更真是如此。
5. 最后送一句话,有问自求,自求最真... 碰到问题自己深入思考,网络查找资料,学习都没有答案时,再请教或进行交流亦不迟。
如上,非常感谢夏老师。 个人而言:领我入Verilog及FPGA的门,也结下EEworld的这段缘。对大家而言:这份心是最真挚赤诚的...

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