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[求助] 这个分频计程序为什么错啦?

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五彩晶圆(高级)

Rank: 9Rank: 9Rank: 9

发表于 2010-9-17 16:33 | 显示全部楼层 |阅读模式
--将1khz的标准信号std_clk分成周期为2秒的占空比为50%的CE输出
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY freq_division_1 IS
        PORT(std_clk,reset:IN STD_LOGIC;
                CE:OUT STD_LOGIC);
END freq_division_1;
ARCHITECTURE freq_division_1_str OF freq_division_1 IS
BEGIN
        PROCESS(std_clk,reset)
        VARIABLE count:INTEGER RANGE 0 TO 999;
        VARIABLE flag:INTEGER RANGE 0 TO 1;
        BEGIN
                IF(reset='0') THEN
                        count:=0;
                        CE<='1';
                        flag:=0;
                ELSIF (std_clk'EVENT AND std_clk='1') THEN
                        IF(count=999) THEN
                                IF(flag=0) THEN
                                        CE<='0';
                                ELSE CE<='1';
                                END IF;
                                flag:=(flag+1)MOD 2;
                                count:=0;
                        ELSE count:=count+1;
                        END IF;
                END IF;
        END PROCESS;
END freq_division_1_str
此帖出自FPGA/CPLD论坛
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一粒金砂(高级)

Rank: 3Rank: 3

发表于 2010-9-17 20:27 | 显示全部楼层

应该0--499输出1,500-999输出0这样判断写法


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