isplever编译问题！

pikky

isplever编译问题！ [复制链接]

Error output EDIF file DP_CPLD_TOP.edi
Error executing Synplicity VHDL/Verilog HDL Synthesizer

这个怎么解决啊，是我的VHDL语言有语法错误还是别的什么？？急！！！！！

yeluoke

我确认我的VHDL语言语法没错误，但
Error output EDIF file dp_cpld.edi
Error executing Synplicity VHDL/Verilog HDL Synthesizer这两句是生成不了.edi文件和不能执行综合器，是为什么啊，是我没装一些软件么？？？

a8719978

看错误，应该是你的分析软件的设置有问题，Synplicity的运行路径是否被改过了？或者重新指定了一个不存在的分析软件。一般都有默认自带的。

junfriends

我也出现了一样的情况，不知道该如何解决？先谢谢你们指教！