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EUV光刻,未来10年路线图 [复制链接]

 

半导体技术的未来通常是通过光刻设备的镜头来看待的,尽管高度挑战性的技术问题几乎永无休止,但光刻设备仍继续为未来的工艺节点提供更好的分辨率。

 

多年来,光刻被视为持续器件微缩的与制造相关的主要控制因素,但受到多次延迟的困扰,这些延迟影响了工厂的吞吐量,一直持续到 7nm 工艺节点。这些问题现已得到解决,但许多新问题也即将出现,同时也出现了一些重要的改进。

 

来自设计、光刻、测试和测量以及封装界的行业专家齐聚今年的 SEMICON West 和 DAC,讨论极紫外 (EUV) 和即将推出的高数值孔径 EUV(高数值孔径 EUV)的产品路线图,包括最新的研究和开发工作,以及推进光刻创新和缩放密度的障碍。讨论领域包括提高电源和工艺效率、增强计量技术以及探索曲线掩模和光刻胶新化学物质等新颖的解决方案。然而,在这些进步中,始终致力于实现更高的产量、更高的吞吐量和更低的每芯片成本。

 

 

高数值孔径 EUV

 

今年的大部分讨论都集中在 EUV 的下一步发展以及高数值孔径 EUV 的时间表和技术要求上。ASML战略营销高级总监Michael Lercel表示,目标是提高EUV的能源效率,以及他们下一代高数值孔径EUV工具的开发状况。

 

Lercel 表示:“EUV 工具并不是最节能的,但我们正在尽一切努力提高能源效率和工具本身,从而显着提高制造每个晶圆所需的能源。”这些工具的演变中的数值孔径(NA)。虽然每次曝光的总体能耗远高于 193i 光刻,但支持更高密度器件的单一图案化的能力意味着需要更少的曝光。这反过来又减少了总体能量输出和循环时间。

 

高数值孔径将数值孔径从 0.33 增加到 0.55,将分辨率从约 26 至 30 纳米间距提高到 16 纳米间距。通过增加数值孔径,分辨率得到提高,但光学器件必须变得更大。这就需要一台更大的机器,这会带来额外的好处。更大的工具旨在提供更好的可维修性,以保持高生产率水平并缩短维修后返回制造的恢复时间。新的高数值孔径系统也更加模块化,使服务团队更容易更换各个模块。

 

Lercel 透露,第一个完全组装的系统已经建成,但尚未投入使用,因为它没有最终的光学器件。他预计这些系统将在今年晚些时候首次亮相。

 

“我们预计 0.55 的插入(insertion)将在未来几年内出现,并预计客户将在 2025 年开始将其投入生产,”他说(见图 1)。“之后,我们正在探索数值孔径为 0.75 的超数值孔径,我们预计这将在大约十年内实现。

 

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图 1:ASML 预计 0.55 将在四年内投入生产,0.75 Hyper EUV 将在大约十年内投入生产

 

 

电子束计量

 

使用较高的数值孔径进行曝光意味着光线以较小的角度(称为入射角)照射到晶圆上。因此,晶圆上特征的垂直结构或“纵横比”变得更难以精确观察和测量。应用材料公司高级总监 Ofer Adan讨论了需要更先进的计量工具来支持高数值孔径工艺的问题。在 2 纳米及以上节点,利用传统电子束技术的成像功能检测缺陷变得更加困难。

 

Adan 指出冷场发射 (CFE) 技术的最新发展是满足高数值孔径计量需求的一种可能的解决方案。CFE 是一种在较低温度下工作的电子束源,与传统热离子源相比具有多种优势,包括提高空间分辨率、更好的光束稳定性和减少球面像差。CFE 在室温下运行,产生更窄、能量更高的电子束,与传统热场发射 (TFE) 技术相比,可产生更高的分辨率和更快的成像速度(见图 2)。该技术的更高亮度有助于提供更高分辨率的成像和测量,但较小的光斑尺寸意味着吞吐量会受到显着影响。

 

“CFE 存在一条热场曲线,它是成像速度和分辨率之间的权衡,”Adan 说。“您可以降低分辨率并获得更快的吞吐量,或者您可以保持相同的速度并获得更高的分辨率。CFE 的速度比 TFE 快 10 倍。”

 

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图 2:CFE 在相同分辨率下提供比 TFE 快 10 倍的成像速度

 

直到最近,CFE 的使用还仅限于实验室环境,因为电子束柱的稳定性不足以满足大批量半导体制造的严格要求。Adan 提到了解决稳定性挑战的两项创新。一是柱内的极高真空,二是循环自清洁过程,可不断去除 CFE 源中的污染物,从而实现稳定且可重复的性能。

 

 

高数值孔径的新工艺技术

 

TEL 蚀刻业务部门总监 Angélique Raley 指出了塑造 EUV 未来的两个重要趋势。首先是从 2D 结构到 3D 结构的转变,特别是从 finFET 到环栅 (GAA) 器件的转变,这极大地影响了芯片制造所需的工艺。第二个问题围绕 EUV 的连续临界缩放,特别是因为它涉及将金属间距减少至低至 12 nm。

 

“当我们从 GAA 转向堆栈沟道 FET (CFET) 时,我们面临着更高的纵横比要求,”Raley 说道。“这一发展再次强调了高度可控的各向同性和定向蚀刻工艺的重要性。”

 

环栅(GAA)器件将通过涉及多层的外延(epi)沉积来定义,需要对该沉积过程进行完美的控制。半导体制造商需要设计高度控制的各向同性蚀刻,能够选择性地在所有方向上同时蚀刻材料。

 

等离子蚀刻仍然是不可或缺的,特别是对于高深宽比蚀刻。例如,接触蚀刻是一种复杂的氧化物蚀刻工艺,需要高度控制。

 

随着高数值孔径 EUV 的引入,制造商将必须决定是使用化学放大抗蚀剂还是金属氧化物抗蚀剂。这种转变加上焦深的减小,将需要更薄的抗蚀剂,因此需要高精度的蚀刻过程控制。更薄的光刻胶还意味着更广泛地使用硬掩模,因为光刻胶本身在蚀刻化学物质中腐蚀得更快。

 

 

干抗蚀剂(Dry resist)

 

解决高数值孔径抗蚀剂问题的一种方法是干抗蚀剂。Lam Research EUV 干式光刻胶营销高级总监 Benjamin Eynon 表示,与传统的化学放大 (CAR) 光刻胶工艺相比,干式光刻胶采用气体前体工艺,涉及干式光刻胶材料和干式显影工艺。其分子尺寸比 CAR 小六倍,可以打印更精细的细节(见图 3)。它还通过消除液体简化了流程,减少了图案崩溃的可能性。Eynon 指出,干抗蚀剂还可减少 5 至 10 倍的浪费,使其成为更环保的选择。

 

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图 3:干光刻胶成像可以对 16nm 和 13nm 的线条和空间进行图案化,线宽粗糙度为 3nm

 

“干抗蚀剂可以产生更一致和可预测的结构,同时减少浪费,”Eynon 说。“我们在高数值孔径方面也具有分辨率优势,而 CAR 在低于 35 纳米间距的情况下苦苦挣扎,而我们看到的结果远低于此。”

 

他解释说,与传统 CAR 相比,使用干抗蚀剂来改变抗蚀剂厚度要简单得多。“过去,如果我必须向光刻胶供应商索要旋转更薄的光刻胶,我必须等待六个月才能完成所有测试。现在我们可以改变食谱并把它放下来。”

 

干抗蚀剂在加工窗口和缺陷率方面具有优势(可以忽略不计),但仍存在需要克服的障碍。降低高数值孔径的剂量可能会导致粗糙度增加,因此需要做更多的工作来平衡剂量减少与线宽粗糙度 (LWR) 等其他因素。

 

imec先进图案、工艺和材料高级副总裁 Steven Sheer也强调了干抗蚀剂相对于 CAR 的局限性的优势,适用于高数值孔径提供的较小节距的线和空间成像。但他补充说,需要进一步研究来减少剂量并改善缺陷率。EUV 扫描仪的较低剂量与较高的吞吐量相关。

 

Imec 目前正在比利时鲁汶 ASML 园区内建设一个High NA 实验室和试验线。该项目将于 2024 年上半年开放,合作研究、测试和开发高数值孔径 EUV 光刻工具和工艺。

 

“高数值孔径 EUV 更像是一种进化,而不是一场革命,”Sheer 说。“我们必须压缩时间尺度,在大约两年内生产这些新技术。” Sheer 预计高数值孔径的理想插入点将是 14 埃(1.4 nm)节点。

 

高数值孔径 EUV 的另一个挑战涉及计量学,特别是在非常薄的材料成像方面。Sheer 提到了在 CD SEM 中测量微弱信号返回的困难。优化着陆能量、不同材料以及用于去噪、对比度提取或自动缺陷分类的机器学习算法被认为是潜在的解决方案。

 

Sheer 认为掩模创新是高数值孔径 EUV 演进过程的另一个关键领域。

 

“就掩模和成像而言,最重要的关键事情之一是我们探索低 n 掩模以提高整体对比度,”Sheer 说。“当你开始达到 24 纳米间距或更低时,除非你实际实施了低 n 掩模,否则你会开始失去对比度。所以我们认为这是一项需要开发的重要技术。”

 

 

用于曲线设计的曲线掩模

 

三十年来,半导体掩模技术基本保持不变,掩模的制作是在可变成形机上进行的,这些机器将可变元件限制在 45 度角。随着功能缩小并变得更加复杂,电子束和多束掩模写入器提供了设计的灵活性。现在,几乎 100% 的掩模都是使用多光束技术制作的,为高数值孔径系统上更复杂、更高效的设计带来了新的机会。

 

在 DAC 的一次小组演讲中, D2S首席执行官 Aki Fujimura讨论了现在可能出现的曲线制造,并因其在提高产量、减小芯片尺寸、降低功耗以及提高性能和可靠性方面的潜力而引起人们的兴趣。

 

“现在可以在相同的时间内以相同的精度投影任何形状,”藤村说。“掩模的寿命不再是你想要呈现什么样的形状的函数,因此,无论你要投射什么形状,掩模的成本都是恒定的。”

 

高数值孔径 EUV 的一个关键目标是降低复杂性并减少晶圆制造的总体周转时间和成本,而曲线掩模有望在这些领域取得重大改进。

 

Perceive 首席执行官 Steve Teig 演示了曲线设计如何将芯片设计中的过孔数量减少多达 50%,减少布线 30%,并将制造成本降低多达 30%(见图 4)。“减少通孔数量可以减少电线长度,其程度比您想象的要大得多,”他说。“可以极大地减少通孔数量,使芯片变得更小、更快、更便宜、层数更少。这就是曲线路由的承诺。”

 

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图 4:Perceive 的 Teig 在 DAC 2023 的 Curvy Design Panel 上解释了为什么通孔不是你的朋友

 

曲线设计还解决了较低节点处的许多随机问题。Teig 将当前的光刻工艺比作向目标射弓和箭,瞄准的是外侧边缘而不是靶心。“如果你打印一根香肠形状的金属丝而不是方形的金属丝,你可以瞄准中心,并且随机性和线边缘粗糙度问题变得不那么成问题,”他说。

 

变化带来了另一个挑战。“在晶圆上实际生产 90 度角是不可能的,”Fujimura补充道。“我们知道这一点,但这就是我们的设计,所以我们尝试尽可能接近。制造业中最重要的事情是变化——不仅要在平均值上得到正确的结果,而且要使平均值的标准偏差尽可能小。”

 

PDF Solutions总裁兼首席执行官 John Kibarian强调,曲线设计有望带来创新的未来,特别是在从系统设计到原子重排的集成领域。其独特的优点,例如降低轨道高度,同时保持孔隙率和稳定性,对于未来的扩展至关重要。

 

然而,向曲线制造的转变并非没有挑战。这种创新设计方法的广泛采用需要对电子设计自动化 (EDA) 软件、组织动态以及测试和测量协议进行重大改变。然而,曲线设计为半导体制造带来的提高产量、缩小芯片尺寸、降低功耗以及增强性能和可靠性的承诺远远超过了这些障碍。

 

“未来将更多地关注集成商的创新,”Kibarian说。“如果你看看我们的行业所说的下一个十年将要发生的事情,那就是从系统设计到光刻、计量、再到能够改进工艺的新材料的整个堆栈的集成。任何能让你在保持稳定性的同时减小尺寸、降低功耗和降低成本的东西都会在这个过程中发挥作用,这是曲线设计的最大潜在好处之一。”

 

 

结论

 

光刻技术的发展是半导体微缩化的基石,使电路图案不断小型化,并相应提高电路密度和性能。随着更节能的 EUV 工具的引入、高数值孔径工具的发展以及用于提高分辨率和控制尺寸的整体集成创新方法,光刻的未来看起来充满希望。

 

虽然当今的行业在将新材料集成到生态系统方面取得了一些成功,但高数值孔径器件提供的场尺寸减小给光刻胶、计量、掩模制造和工艺控制带来了新的挑战。如果说过去 40 年已经证明了什么的话,那就是该行业总能找到前进的道路。

 

来源:内容由半导体行业观察(ID:icbank)编译自semiengineering,谢谢。

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当他突破不了摩尔定律的时候就是新技术诞生的时候,必会有可取代的   详情 回复 发表于 2023-7-28 08:18
 
 
 

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当他突破不了摩尔定律的时候就是新技术诞生的时候,必会有可取代的

 
 
 

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