708|5

5980

帖子

8

TA的资源

管理员

 

阅读打卡第四站:芯片设计面面观--《了不起的芯片》 [复制链接]

活动详情: 走近《了不起的芯片》

本次是《了不起的芯片》阅读打卡第四站,跟帖回复作者提出以下问题,作者温戈助力读书打卡题目:

  1. 简述芯片设计前端到后端的流程。
  2. 时钟树综合的目标是什么?
  3. EDA研发都要涉及哪些技术?
  4. 芯片的使用周期(寿命)可以分为几个阶段?哪一个阶段失效的概率最低?
  5. 卷积神经网络(CNN)中,padding的概念是什么?分为哪几种?
  6. 芯片设计中,什么是流水线?流水线的级数可以无限增加吗?有哪些因素会限制流水线的级数?

本次一起读书的小伙伴们,第四站打卡,跟上啦:

@传媒学子
@eew_V04Cyi
@lux168
@秦天qintian0303
@qinyunti
@luke7
@lll00214
@ddllxxrr
@zhangjsh
@陈露蓉

加EE小助手好友,
入技术交流群
EE服务号
精彩活动e手掌握
EE订阅号
热门资讯e网打尽

最新回复

1. 芯片设计前端到后端的流程大致包括以下几个步骤:    - 前端设计:包括功能规格定义、逻辑设计、RTL设计、验证等。    - 逻辑综合:将RTL设计文件综合为逻辑门级的网表。    - 物理设计:包括布局设计、布线设计、时钟树设计等。    - 验证:对设计进行功能验证、时序验证等。    - 后端流程:包括设计数据格式转换、物理验证、芯片样品制造等。  2. 时钟树综合的目标是在芯片中生成一个高质量的时钟信号,并使得时钟信号在整个芯片中传播延迟尽可能小、波形质量尽可能好。时钟树综合的目标是最小化时钟路径的总延时,以确保芯片的正常工作。  3. EDA研发涉及的技术包括但不限于:    - 逻辑综合:将高级描述语言的RTL设计转化为门级网表,进行逻辑优化和综合。    - 物理设计:包括布局设计、布线设计、时钟树设计等,以实现对芯片物理结构的规划和优化。    - 验证:对设计进行功能验证、时序验证等,以确保芯片的正确性和稳定性。    - 仿真和调试:通过模拟与调试工具对设计进行验证和调试。  4. 芯片的使用周期可以分为几个阶段:设计、制造、测试、部署和使用阶段。其中,失效的概率最低的阶段一般是制造阶段,因为在制造过程中芯片经过了严格的检测和筛选,确保其质量达到规定标准。  5. 在卷积神经网络(CNN)中,padding是指在输入图像的边缘周围添加额外的像素值,以便更好地处理边缘像素。常见的padding方式包括:    - Valid Padding:不进行padding,输出的尺寸会小于输入的尺寸。    - Same Padding:在输入的周围添加padding,使得输出的尺寸与输入的尺寸相同。  6. 流水线是一种将计算或处理任务划分为多个阶段,每个阶段并行执行的设计技术。流水线的级数理论上可以无限增加,但实际上会受到多种因素的限制,包括:    - 数据依赖:某些任务可能依赖前一阶段的输出结果,无法并行执行。    - 资源限制:每个阶段需要占用一定的资源,如处理单元、寄存器等,资源有限可能限制了流水线的级数。    - 时序约束:每个阶段都有一定的时钟周期,流水线的总体频率会受到最慢阶段的限制。    - 错误处理和冲突处理:流水线中的错误和冲突处理需要额外的逻辑来实现,可能会增加延迟和复杂度。  我是eew_V04Cyi才改的昵称  详情 回复 发表于 2023-7-9 23:15
个人签名微信搜索公众号“EEWORLDBBS”快去添加关注吧!
 
 

回复
举报

395

帖子

4

TA的资源

纯净的硅(中级)

 

1.简述芯片设计前端到后端的流程。

前端: 架构定义,RTL设计,功能验证(前仿真),逻辑综合,形式验证,可测性设计

后端:布局规划及布局,时钟树综合,布线,寄生参数提取,功能验证(后仿真),版图的物理验证
2.时钟树综合的目标是什么?

减小时钟延迟,有效利用时钟偏移或将是中国偏移控制在一定的范围内。
3.EDA研发都要涉及哪些技术?

微电子学,计算机科学,图形学,算法学,计算数学,拓扑逻辑学,人工智能等
4.芯片的使用周期(寿命)可以分为几个阶段?哪一个阶段失效的概率最低?

早期失效期,偶然失效期,损耗失效期。偶然失效期失效概率最低。
5.卷积神经网络(CNN)中,padding的概念是什么?分为哪几种?

padding指为了避免卷积运算后图像变小,避免边缘的像素点卷积的次数变少,在原始图像周围填充像素点,以充分提取边缘特征。常用以下几种

1.0填充

2.常数填充

3.镜像填充

4.重复填充

6.芯片设计中,什么是流水线?流水线的级数可以无限增加吗?有哪些因素会限制流水线的级数?

流水线即 将计算机指令处理过程拆分为多个步骤,并通过多个硬件处理单元并行执行来加快执行速度。

不可以无限增加

流水线深度越深,复杂度越高,面积开销,功耗也会增大

每一级流水线需要握手,流水线的最后一级反压信号可能会一直串扰到最前一级造成严重的时序问题。

流水线越深,预测失败则浪费和损失越严重

 

 
 
 

回复

511

帖子

4

TA的资源

一粒金砂(高级)

 

1.简述芯片设计前端到后端的流程。

市场调研-架构定义-RTL设计-功能仿真(前仿真)-逻辑综合-形式验证-可测性设计-布图规划与布局-时钟树综合-布线-寄生参数提取-功能验证(后仿真)-版图的物理验证-tapeoutl

 

2. 时钟树综合的目标是什么?

最重要目标是减小时钟延迟,有效利用时钟偏移或者将时钟偏移控制在一定范围内。

 

3. EDA研发都要涉及哪些技术?

EDA是一门交叉学科,融合了微电子技术、计算机科学、图形学、算法学、计算数学、拓扑逻辑学以及人工智能等学科,上述技术构成了EDA的核心。算法是最核心的EDA技术之一。

 

4.芯片的使用周期(寿命)可以分为几个阶段?哪一个阶段失效的概率最低?

根据浴盆曲线,芯片的使用寿命可分为三个阶段: 初期失效、本征失效、击穿失效;

本征失效失效率非常低。

 

5.卷积神经网络(CNN)中,padding的概念是什么?分为哪几种?

padding是对原始像素周围填充一圈像素点的方式来适应算法。

填充的方式多种多样,根据不同的场景选取不同的填充方式,填充0,填充常数,填充镜像等。

 

6. 芯片设计中,什么是流水线?流水线的级数可以无限增加吗?有哪些因素会限制流水线的级数?

所谓流水线,是指在执行指令时,将每条指令分为多个步骤,将多条指令放在同一时钟周期内,轮流重叠的使用同一套硬件的各个部分来运行不同的步骤,从而实现多条指令并行处理,来加速程序的执行过程。

流水线级数不能无限增加。

额外的硬件开销,设计复杂度等都限制流水线的级数。

 
 
 

回复

4264

帖子

4

TA的资源

版主

 

1.前端包括: 架构定义,RTL设计,功能验证(前仿真),逻辑综合,形式验证,可测性设计后端包括:布局规划及布局,时钟树综合,布线,寄生参数提取,功能验证(后仿真),版图的物理验证;
2.最重要的目标是减小时钟延迟,有效利用时钟偏移或将时钟偏移控制在一定的范围内;
3.EDA融合了微电子学,计算机科学,图形学,算法学,计算数学,拓扑逻辑学,人工智能等学科;
4.芯片的使用周期(寿命)可以分为早期失效期,偶然失效期,损耗失效期,偶然失效期失效概率最低;
5.padding指在原始图像周围填充一圈像素点,避免图像变小,可以提取图像边缘的特征;

6.流水线是指在执行指令时,将每一条指令分为多个步骤,将多条指令放在同一个时钟周期内,轮流重叠的试用同一套硬件的各个部分运行不同的步骤,以实现多条指令的并行处理,加速程序运行过程;不可以无限增加;主要影响是硬件开销和设计复杂度等等;

 
 
 

回复

1万

帖子

16

TA的资源

版主

 

简述芯片设计前端到后端的流程。
数字芯片前端设计-->数字芯片设计验证-->数字芯片可测性设计-->数字芯片的后端设计。
时钟树综合的目标是什么?
让时钟延迟最小,将时钟偏移控制在一定范围内。
EDA研发都要涉及哪些技术?
得会平台及工具,得会编程,得会英语。

芯片的使用周期(寿命)可以分为几个阶段?哪一个阶段失效的概率最低?
早期失效期,偶然失效期,损耗失效期。第二阶段最低。

卷积神经网络(CNN)中,padding的概念是什么?分为哪几种?
在原始图像周围添充。分为卷积层,池化层,全国连接层,输出层。

芯片设计中,什么是流水线?流水线的级数可以无限增加吗?有哪些因素会限制流水线的级数?
每一条指令被分成多个步骤。不可以。成本及设计师水平。

个人签名http://shop34182318.taobao.com/
https://shop436095304.taobao.com/?spm=a230r.7195193.1997079397.37.69fe60dfT705yr
 
 
 

回复

30

帖子

0

TA的资源

一粒金砂(中级)

 
1. 芯片设计前端到后端的流程大致包括以下几个步骤:    - 前端设计:包括功能规格定义、逻辑设计、RTL设计、验证等。    - 逻辑综合:将RTL设计文件综合为逻辑门级的网表。    - 物理设计:包括布局设计、布线设计、时钟树设计等。    - 验证:对设计进行功能验证、时序验证等。    - 后端流程:包括设计数据格式转换、物理验证、芯片样品制造等。  2. 时钟树综合的目标是在芯片中生成一个高质量的时钟信号,并使得时钟信号在整个芯片中传播延迟尽可能小、波形质量尽可能好。时钟树综合的目标是最小化时钟路径的总延时,以确保芯片的正常工作。  3. EDA研发涉及的技术包括但不限于:    - 逻辑综合:将高级描述语言的RTL设计转化为门级网表,进行逻辑优化和综合。    - 物理设计:包括布局设计、布线设计、时钟树设计等,以实现对芯片物理结构的规划和优化。    - 验证:对设计进行功能验证、时序验证等,以确保芯片的正确性和稳定性。    - 仿真和调试:通过模拟与调试工具对设计进行验证和调试。  4. 芯片的使用周期可以分为几个阶段:设计、制造、测试、部署和使用阶段。其中,失效的概率最低的阶段一般是制造阶段,因为在制造过程中芯片经过了严格的检测和筛选,确保其质量达到规定标准。  5. 在卷积神经网络(CNN)中,padding是指在输入图像的边缘周围添加额外的像素值,以便更好地处理边缘像素。常见的padding方式包括:    - Valid Padding:不进行padding,输出的尺寸会小于输入的尺寸。    - Same Padding:在输入的周围添加padding,使得输出的尺寸与输入的尺寸相同。  6. 流水线是一种将计算或处理任务划分为多个阶段,每个阶段并行执行的设计技术。流水线的级数理论上可以无限增加,但实际上会受到多种因素的限制,包括:    - 数据依赖:某些任务可能依赖前一阶段的输出结果,无法并行执行。    - 资源限制:每个阶段需要占用一定的资源,如处理单元、寄存器等,资源有限可能限制了流水线的级数。    - 时序约束:每个阶段都有一定的时钟周期,流水线的总体频率会受到最慢阶段的限制。    - 错误处理和冲突处理:流水线中的错误和冲突处理需要额外的逻辑来实现,可能会增加延迟和复杂度。  我是eew_V04Cyi才改的昵称
 
 
 

回复
您需要登录后才可以回帖 登录 | 注册

随便看看
查找数据手册?

EEWorld Datasheet 技术支持

相关文章 更多>>
关闭
站长推荐上一条 1/8 下一条
电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2024 EEWORLD.com.cn, Inc. All rights reserved
快速回复 返回顶部 返回列表