记得以前遇到过,这次又遇到了。
原来定义了一些wire,比如wire aa;
在很多模块里使用了aa,后来将aa修改为aa1,不过并没有将所有代码都改过来,有些模块在例化时还是使用的aa,这时aa是没有被定义的,能正常生成比特流。下载到FPGA后发现工作不正常。后来找到aa的问题,改好后综合布线又发现其它错误,这些错误在部分aa没改过来的时候是不报错的。也就是说一个aa的错误会让高云云源软件忽略掉其它错误,有错误时生成比特流的速度也快了很多,应该是有很多代码被优化掉了。
不知道其它FPGA的IDE会不会有类似问题。
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