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一粒金砂(中级)

怎么改善1PPS上升沿 [复制链接]

FPGA输出的脉宽10ms的脉冲信号经过驱动芯片输出,输出信号上升沿怎么改善,保证上升时间<1ns,输出电平5V。

此帖出自模拟电子论坛

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五彩晶圆(中级)

这个要看后面什么负载了,比如容性负载,可以加上拉电阻试一下

负载多的话先通过一个专门的驱动会改善上升下降时间


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一粒金砂(中级)

Jacktang 发表于 2022-8-4 07:33 这个要看后面什么负载了,比如容性负载,可以加上拉电阻试一下 负载多的话先通过一个专门的驱动会改善上 ...

输出要求是COMS电平,阻抗50欧。加了驱动芯片上升时间>1ns了,找了几种片子,上升时间都在1ns以上,芯片里没有找到有关上升时间的指标,想着是不是要通过外围调节。


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