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纯净的硅(中级)

FPGA Verilog 问题 [复制链接]

用自带的IP核生成时,有如下提示,没有搞清楚什么意思,求指点:

image.png

例化后的模块,

 

  • [Designutils 20-1274] Could not find cell 'inst' within module 'clk_wiz_v3_6_self'. (错误提示)

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一杯茶,一包烟 一个bug改一天


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纯净的硅(中级)

这个问题困扰了我几天了,不知道什么原因,有点抓狂


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