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安路FPGA怎么把时钟输出到普通IO上? [复制链接]

 

    现在想把PLL的IP核产生的时钟输出到普通IO引脚上,使用ODDR原语实现,但是编译软件显示missing file!!!

image.png      这个是之前使用赛灵思FPGA的PLL的IP核产生时钟,并通过ODDR原语将时钟输出到普通IO引脚上,之前在vivado上验证过是可以用的,但是在安路的TD软件上好像不能使用。

    1、请问安路FPGA要怎么实现将时钟输出到普通IO引脚?

    2、如果要将外部时钟输入IO管脚又要怎么实现呢?之前使用赛灵思时在引脚约束的时候有语法可以实现,到安路这边就不知道怎么实现了。


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安路技术帮看了下,感觉你这个oddr看起来像是从别的平台直接复制过来的,名称不对,所以找不到这个模块,他们有ip支持,名称叫EG_LOGIC_ODDR,可以通过IP界面生成,也可以直接例化,你试试看

微信图片_20220728145958.jpg 微信图片_20220728150004.jpg

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非常感谢,我这个就是从赛灵思那边复制过来的,之前开发板用的都是赛灵思的FPGA,如果从IO输入时钟的话是要例化IDDR吗?  详情 回复 发表于 2022-7-28 15:06

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nmg 发表于 2022-7-28 15:01 安路技术帮看了下,感觉你这个oddr看起来像是从别的平台直接复制过来的,名称不对,所以找不到这个模块,他 ...

非常感谢,我这个就是从赛灵思那边复制过来的,之前开发板用的都是赛灵思的FPGA,如果从IO输入时钟的话是要例化IDDR吗?

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xilinx里边用到的IDDR可以用IP生成,也可以使用EG_LOGIC_IDDR。 [attachimg]626617[/attachimg]    详情 回复 发表于 2022-7-28 17:20

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1、先找到安路的物理时钟引脚,

2、实例化一个PLL模块

3、将物理时钟引脚引入PLL模块

4、将PLL模块输出引脚引出到目的物理引脚


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从你的问题看,好像你根本就不明白FPGA是干嘛的,好像把FPGA当单片机了。

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你以为PLL时钟输出直接约束物理IO就行了?  详情 回复 发表于 2022-7-28 16:35

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bigbat 发表于 2022-7-28 16:27 从你的问题看,好像你根本就不明白FPGA是干嘛的,好像把FPGA当单片机了。

你以为PLL时钟输出直接约束物理IO就行了?

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我问你一个寄存器能不能根据时钟翻转,一个寄存器能不能把状态输出到物理IO上。  详情 回复 发表于 2022-7-28 16:43

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1nnocent 发表于 2022-7-28 16:35 你以为PLL时钟输出直接约束物理IO就行了?

我问你一个寄存器能不能根据时钟翻转,一个寄存器能不能把状态输出到物理IO上。

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在xilinx的FPGA里输出时钟确实要使用ODDR,因为时钟输出不是简单的翻转,还涉及到延时和抖动问题。  详情 回复 发表于 2022-7-28 16:47

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bigbat 发表于 2022-7-28 16:26 1、先找到安路的物理时钟引脚, 2、实例化一个PLL模块 3、将物理时钟引脚引入PLL模块 4、将PLL模 ...

https://blog.csdn.net/weixin_42483560/article/details/125643424


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bigbat 发表于 2022-7-28 16:43 我问你一个寄存器能不能根据时钟翻转,一个寄存器能不能把状态输出到物理IO上。

在xilinx的FPGA里输出时钟确实要使用ODDR,因为时钟输出不是简单的翻转,还涉及到延时和抖动问题。

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因为楼主没有说使用原语时钟信号  详情 回复 发表于 2022-7-28 16:59
真实的时钟信号是很复杂的这个我知道,我是说使用时钟信号操作寄存器,是不是可以将该寄存器输出状态输出  详情 回复 发表于 2022-7-28 16:51

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bigbat 发表于 2022-7-28 16:43 我问你一个寄存器能不能根据时钟翻转,一个寄存器能不能把状态输出到物理IO上。

https://blog.csdn.net/qq_37145225/article/details/99657486

时钟通过普通IO输出,包括时钟从IO输入到FPGA都不是简单的直接引脚约束到对应的信号


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littleshrimp 发表于 2022-7-28 16:47 在xilinx的FPGA里输出时钟确实要使用ODDR,因为时钟输出不是简单的翻转,还涉及到延时和抖动问题。

真实的时钟信号是很复杂的这个我知道,我是说使用时钟信号操作寄存器,是不是可以将该寄存器输出状态输出


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littleshrimp 发表于 2022-7-28 16:47 在xilinx的FPGA里输出时钟确实要使用ODDR,因为时钟输出不是简单的翻转,还涉及到延时和抖动问题。

因为楼主没有说使用原语时钟信号


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1nnocent 发表于 2022-7-28 15:06 非常感谢,我这个就是从赛灵思那边复制过来的,之前开发板用的都是赛灵思的FPGA,如果从IO输入时钟的话是 ...

xilinx里边用到的IDDR可以用IP生成,也可以使用EG_LOGIC_IDDR。

image.png  

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好的,非常感谢,知道东西在什么地方就好办了,自己写这个代码的时候网上基本找不到用TD的  详情 回复 发表于 2022-7-28 17:49
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littleshrimp 发表于 2022-7-28 17:20 xilinx里边用到的IDDR可以用IP生成,也可以使用EG_LOGIC_IDDR。  

好的,非常感谢,知道东西在什么地方就好办了,自己写这个代码的时候网上基本找不到用TD的

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网上的资料确实不如xilinx的多,TD有一个软件手册你看了吗?[attachimg]626663[/attachimg]    详情 回复 发表于 2022-7-28 18:02

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1nnocent 发表于 2022-7-28 17:49 好的,非常感谢,知道东西在什么地方就好办了,自己写这个代码的时候网上基本找不到用TD的

网上的资料确实不如xilinx的多,TD有一个软件手册你看了吗? image.png  

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有看,还是在你发的帖子那边下载的,软件help那边也可以找到,当时以为没有把ODDR归类到IP核中(因为赛灵思都是直接使用原语,就没往那个方向找问题);一方面进度也还没到IP核就没太仔细看  详情 回复 发表于 2022-7-28 18:48
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littleshrimp 发表于 2022-7-28 18:02 网上的资料确实不如xilinx的多,TD有一个软件手册你看了吗?  

有看,还是在你发的帖子那边下载的,软件help那边也可以找到,当时以为没有把ODDR归类到IP核中(因为赛灵思都是直接使用原语,就没往那个方向找问题);一方面进度也还没到IP核就没太仔细看

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之前那个不知道是不是最新版本,相应文档可以在TD的help菜单下找到。 TD建议使用最新版本,5.5相比4.6修复了很多问题,刚刚我看了一下现在已经推出5.6版本了。  详情 回复 发表于 2022-7-28 19:03

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1nnocent 发表于 2022-7-28 18:48 有看,还是在你发的帖子那边下载的,软件help那边也可以找到,当时以为没有把ODDR归类到IP核中(因为赛灵 ...

之前那个不知道是不是最新版本,相应文档可以在TD的help菜单下找到。

TD建议使用最新版本,5.5相比4.6修复了很多问题,刚刚我看了一下现在已经推出5.6版本了。

TD_User_Guide_V5.5.pdf

20.55 MB, 下载次数: 2

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版本问题确实没注意,用的一直是4.6        详情 回复 发表于 2022-7-28 19:08
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littleshrimp 发表于 2022-7-28 19:03 之前那个不知道是不是最新版本,相应文档可以在TD的help菜单下找到。 TD建议使用最新版本,5.5相比4.6 ...

版本问题确实没注意,用的一直是4.6

 

 

 

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换新版试试吧 4.6有很多设计不合理的地方。  详情 回复 发表于 2022-7-28 19:48

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1nnocent 发表于 2022-7-28 19:08 版本问题确实没注意,用的一直是4.6      

换新版试试吧 4.6有很多设计不合理的地方。


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