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纯净的硅(中级)

FPGA Verilog一个基础问题 [复制链接]

 27   rs232_rx0 <= rs232_rx ;
28    rs232_rx1 <= rs232_rx0 ;
29    rs232_rx2 <= rs232_rx1 ;
30    rs232_rx3 <= rs232_rx2 ;

没看明白这几个语句所要实现的结果是怎样的。

 assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0


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版主

好像是分别读取rs232_rx的数据,按优先顺序存入rs232_rx2,rs232_rx1,rs232_rx0,即rs232_rx2是最早的数据,rs232_rx0是最后的数据,neg_rs232_rx 在数据为1100时为1,否则为0。

个人签名虾扯蛋,蛋扯虾,虾扯蛋扯虾

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一粒金砂(高级)

上边四句应该是时序逻辑,每一个时钟周期赋值一次。最终assign那就其实应该是RX1下降沿之后到RX2下降沿之前的那个时钟周期,neg_rs232_rx 会有一个正脉冲信号。

点评

兄弟,每个时钟周期只能有一个状态,对赋值对象是不对地!  详情 回复 发表于 2022-6-16 15:26

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五彩晶圆(初级)

下面四句是一个移位操作;

 27   rs232_rx0 <= rs232_rx ;
28    rs232_rx1 <= rs232_rx0 ;
29    rs232_rx2 <= rs232_rx1 ;
30    rs232_rx3 <= rs232_rx2 ;

这一句是计算奇偶校验的

 assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0

 


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纯净的硅(中级)

非常 感谢!


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纯净的硅(中级)

仔细学习推敲了一上午,总算搞明白了,还是数字基础知识要学好,再结合实际应用经验.


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五彩晶圆(初级)

bioger 发表于 2022-6-16 08:33 上边四句应该是时序逻辑,每一个时钟周期赋值一次。最终assign那就其实应该是RX1下降沿之后到RX2下降沿之前 ...

兄弟,每个时钟周期只能有一个状态,对赋值对象是不对地!


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一粒金砂(初级)

学习了


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