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一粒金砂(中级)

新人第一次用quartus [复制链接]

module test;
reg [14*8:1] str_v;
initial 
begin 
str_v="hello";
$display ("%s is stored as %h",str_v,str_v);
str_v={str_v,"!!!"};
$display ("%s is stored as %h",str_v,str_v);
end
endmodule

输入上述代码后不仿真,只想它输出文字。编译也没错。可是输出结果在哪找呢

此帖出自FPGA/CPLD论坛

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可以学习一下modelsim

个人签名生活就是油盐酱醋再加一点糖,快活就是一天到晚乐呵呵的忙
===================================
做一个简单的人,踏实而务实,不沉溺幻想,不庸人自扰

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一粒金砂(中级)

了解一下Verilog HDL....................


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