vhdl 双向总线缓冲器仿真出现蓝线

洽洽香瓜子

原代码如下：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY bio_buffer IS
PORT(a,b:INOUT STD_LOGIC;
     en,dr :IN STD_LOGIC
     );
END ENTITY;

ARCHITECTURE behaver OF bio_buffer IS
SIGNAL aout: STD_LOGIC;
SIGNAL bout: STD_LOGIC;
BEGIN
  PROCESS(a,dr,en) 
  BEGIN
    IF((en='0')AND(dr='1')) THEN bout<=a;
     ELSE bout<='Z';
     END IF;
     b<=bout;
    END PROCESS;
  PROCESS(b,dr,en) 
  BEGIN
    IF((en='0')AND(dr='0'))THEN aout<=b;
     ELSE aout<='Z';
     END IF;
     a<=aout;
  END PROCESS;
 END ARCHITECTURE;
  仿真结果如下：

  可以看到在输入信号a改变后，用以接手输入信号值的bout赋值正确，同时也有写b<=bout这条语句，为什么b信号始终为高阻状态，求大神解答。

bigbat

不够什么HDL语言，都是在描述“电路”，只要你烧到芯片中，不管你是不是使用它，这个电路都在工作。你的问题都是出在这上面。包括你上次的问题。

洽洽香瓜子

bigbat 发表于 2022-4-26 13:34 不够什么HDL语言，都是在描述“电路”，只要你烧到芯片中，不管你是不是使用它，这个电路都在工 ...

我是一个初学小白，目前还在练习语言、以及EDA软件的使用，您说的烧录到芯片目前我还没有接触，也就仅仅能提出一些仿真相关的问题，具体代码到了芯片里能否产生正确的结果，目前还没有接触到。

bigbat

我给你强调的是烧录到芯片，是因为在仿真时，可以执行一些延时或一些无法综合的指令，不是说仿真就不会出现逻辑错误，如果仿真这么不靠谱那就没必要仿真了。

洽洽香瓜子

bigbat 发表于 2022-4-27 09:00 我给你强调的是烧录到芯片，是因为在仿真时，可以执行一些延时或一些无法综合的指令，不是说仿真就不会出现 ...

您的意思是，仿真出错有可能不是因为代码的逻辑问题，而是一些与仿真环境有关的问题，我的理解对吗。

洽洽香瓜子

问题已解决，知识点：在对INOUT端口进行仿真时，应初始化为‘Z’，同时在对该类型端口赋值操作后，应使其立即恢复到‘Z’状态，否则会影响总线上数据的读取（内部数据写总下，代码赋值也相当于写总线，相当于对同一信号赋两个不同的值，会出现不定态）。

Tienld2

Your code write not good. IF you used define Z logic output, out put is Z logic.