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【求助】TD4.6.6-64bit无法使用ChipWatcher(逻辑分析仪)功能 [复制链接]

参照手册里的提示打开“ChipWatcher”,我这边会提示“Please run flow to generate bit before using chip watcher...”,红色的像是错误警告,和手册里的不一样。在打开ChipWatcher之前我已经生成了比特流,也下载到FPGA。

 

image.png  

手册里对ChipWatcher没有过多解释,我尝试着点一些能点的,比如点Data选项卡,再点菜单右键有一个Group的菜单可以选,点完以后会卡死,再点一下整个软件都会退出。

image.png

当然,在点这个Group之前我还点过Clock后边的按钮,想着添加时钟,不过在相应的网络里我只有3个。

image.png

 

 而我实际约束了17个I/O,我怀疑过Clock只能添加具有时钟功能的引脚,所以我又把rclk改成了D9,因为手册里D9对应的是IO_BE9N_GCLKIOB_0_0,有GCLK的字样。

image.png

后来我又想起来,时钟好像应该选_P而不是_N,于是我又把rclk改成了F9。

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生成比特流下载后再打开ChipWatcher还是只有3个可选的网络。

 

此帖出自FPGA/CPLD论坛
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补充一下,在Add Nodes时里边的网络也是这3个,不清楚这个rout和rout[0]和rout[13]是什么关系,我的rout是16位宽,这个rout是代表rout[15:0]吗?没有一个长度信息?

还有这个引出窗口和添加clock的是一样的,title都是"td",不管是这个地方,还是其它界面布局或者软件手册的排版和内容,我怎么感觉都像是下载到了假的软件呢?

image.png  

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显示”Please run flow to generate bit before using chip watcher...“是因为先要创建.cwc文件,保存到工程后编译下载后可以正常使用。不过我的自建工程找不到相应的网络问题还没解决。

image.png  

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ChipWatcher找不到对应的信号是因为被优化了,在信号前加上(* keep *),比如(* keep *) wire vga_den;,好像和vivado一样,我对verilog了解不多,类似这种是属于verilog的语法吗?

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一粒金砂(初级)

littleshrimp 发表于 2022-4-6 17:04 ChipWatcher找不到对应的信号是因为被优化了,在信号前加上(* keep *),比如(* keep *) wire vga_den;,好 ...

Verilog语法中应该没有相关规定,可能是不同公司为应对这种情况做的调整吧。


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