LTC2325

xkl5599

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  按照你之前的帖子，sync这个信号是用10MHz输入，10MHz输出，然后相位和占空比乘2，好像是有挺大误差的，不知道我配置的对不对
   

 

littleshrimp

 

 

 

 

xkl5599

littleshrimp 发表于 2021-11-30 19:54        

那这个sync_5_0的IP是实现什么功能呢

 

littleshrimp

xkl5599 发表于 2021-12-1 08:48 littleshrimp 发表于 2021-11-30 19:54         那这个sync_5_0的IP是实现什么 ...

这个模块比较简单，主要实现下边这样的功能。

 

xkl5599

littleshrimp 发表于 2021-12-1 11:50 这个模块比较简单，主要实现下边这样的功能。  

这个sync和sync_out有点懵，是sync生成sync_out还是sync_out生成sync呢

   

littleshrimp

xkl5599 发表于 2021-12-1 14:08 littleshrimp 发表于 2021-12-1 11:50 这个模块比较简单，主要实现下边这样的功能。   这个syn ...

因为时间较长我忘了那个模块当时是怎么实现的，所以又写了一个仿真文件看一下结果。时序 就是最下边那张图片的结果，输入一个10MHz的信号会输出sync_out那样的时序。

xkl5599

littleshrimp 发表于 2021-12-1 14:49 因为时间较长我忘了那个模块当时是怎么实现的，所以又写了一个仿真文件看一下结果。时序 就是最下边那张 ...

 

首先是110M的时钟PLL生成10MHz的时钟是吧，然后10MHz作为输入生成clk_out_10_sync

 ,然后clk_out_10_sync作为输入然后输出sync

  是这么个顺序吧

littleshrimp

xkl5599 发表于 2021-12-1 16:19 littleshrimp 发表于 2021-12-1 14:49 因为时间较长我忘了那个模块当时是怎么实现的，所以又写了一个仿真 ...

对

xkl5599

littleshrimp 发表于 2021-12-1 17:24 对

感谢大佬，终于有数据了

littleshrimp

xkl5599 发表于 2021-12-2 16:40 感谢大佬，终于有数据了

恭喜

xkl5599

xkl5599 发表于 2021-12-1 08:48 littleshrimp 发表于 2021-11-30 19:54         那这个sync_5_0的IP是实现什么 ...

这里你说是10M时钟生成的，但你这个时序图明显不是10M啊

   你这里是5ns一个周期

hlbht2000

学习学习

13077

LTC2325-12有官方代码吗

13077

请教一下DATA_VALID的时序怎么产生

xkl5599

13077 发表于 2022-6-21 14:02 LTC2325-12有官方代码吗

有

13077

13077 发表于 2022-6-21 14:02 LTC2325-12有官方代码吗

是把LTC2325-16的官方代码截取12位就可以了吗

13077

13077 发表于 2022-6-23 12:33 请教一下DATA_VALID的时序怎么产生

 

xkl5599

13077 发表于 2022-6-24 11:09 是把LTC2325-16的官方代码截取12位就可以了吗

你可以试试

13077

xkl5599 发表于 2022-6-27 08:44 你可以试试

 

请教一下为什么输出是ffff

 

xkl5599

13077 发表于 2022-6-27 13:36 xkl5599 发表于 2022-6-27 08:44 你可以试试   请教一下为什么输出是ffff  

信号对了吗