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一粒金砂(中级)

TDC-时间数字转换器 [复制链接]

在使用FPGA中的延迟链来实现tdc的时候,在对延迟链输出数据进行锁存时,由于临近时钟边沿的输入数据变化违背了触发器的建立和保持时间,导致触发器进入亚稳态,不知哪位大神能否赐教,这个亚稳态怎么处理!真的很着急~


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一粒金砂(中级)

麻烦大神们看一看,想了一个星期了还是解决不了,救救孩子吧


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五彩晶圆(初级)

本帖最后由 Jacktang 于 2021-8-22 22:17 编辑

这个有很多人讲

亚稳态的原理这里不赘述,直接贴方法实现tdc的时可以参考一下:

异步信号同步化
通过延迟两个周期,将信号进行多级寄存器边缘提取,

input    sig_synq;
wire     sig_synq_o;
reg[3:0] sig_synq_r;

always@(posedge clk or negedge rst_n)begin
	if(~rst_n)
		sig_synq_r <= 4'd0;
	else
		sig_synq_r  <={sig_synq_r[2:0],sig_synq};
end

assign sig_synq_o = sig_synq_r[2] & ~sig_synq_r[3];

异步复位,同步释放

input    rst_n
wire 	 synq_rst_n;
reg[1:0] rst_n_r;

always@(posedge clk or negedge rst_n)begin
	if(~rst_n) rst_n_r <= 2'd0;
	else       rst_n_r <= {rst_n_r[0],1'd1};
end 

assign synq_rst_n = rst_n_r[1];

 

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前辈,您提的是对输入的信号进行还是对tdc处理的数据进行处理,由于自身实力不行,不是很理解,麻烦前辈可以讲细一些  详情 回复 发表于 2021-8-23 14:35
那这样的话,信号就与时钟的上升沿对齐了啊,tdc感觉也就测不出时间信息了  详情 回复 发表于 2021-8-23 11:10

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一粒金砂(中级)

Jacktang 发表于 2021-8-22 22:15 这个有很多人讲 亚稳态的原理这里不赘述,直接贴方法实现tdc的时可以参考一下: 异步信号同步化 通 ...

那这样的话,信号就与时钟的上升沿对齐了啊,tdc感觉也就测不出时间信息了


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Jacktang 发表于 2021-8-22 22:15 这个有很多人讲 亚稳态的原理这里不赘述,直接贴方法实现tdc的时可以参考一下: 异步信号同步化 通 ...

前辈,您提的是对输入的信号进行还是对tdc处理的数据进行处理,由于自身实力不行,不是很理解,麻烦前辈可以讲细一些

点评

这个不好说明白, FPGA实现时间内插法的TDC测量的话,使用逻辑进位链和使用时钟相位内插法均可以实现,其中时钟相位内插法实现更为简单,但是精度受移动相位的时钟多少的限制,可能会进入亚稳态 有几个帖子看  详情 回复 发表于 2021-8-23 15:44

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FPGA菜鸡 发表于 2021-8-23 14:35 前辈,您提的是对输入的信号进行还是对tdc处理的数据进行处理,由于自身实力不行,不是很理解,麻烦前辈 ...

这个不好说明白,

FPGA实现时间内插法的TDC测量的话,使用逻辑进位链和使用时钟相位内插法均可以实现,其中时钟相位内插法实现更为简单,但是精度受移动相位的时钟多少的限制,可能会进入亚稳态

有几个帖子看一下

http://bbs.eeworld.com.cn/thread-465445-1-1.html
http://bbs.eeworld.com.cn/thread-247457-1-1.html
http://bbs.eeworld.com.cn/thread-471474-1-1.html

 

具体还要研读一下有关资料

 

点评

好的,谢谢前辈!  详情 回复 发表于 2021-8-23 16:36

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Jacktang 发表于 2021-8-23 15:44 这个不好说明白, FPGA实现时间内插法的TDC测量的话,使用逻辑进位链和使用时钟相位内插法均可以实现 ...

好的,谢谢前辈!


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