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关于PA输入端匹配问题探讨 [复制链接]

PA输入端匹配的作用:

 

1.频率误差/相位误差/EVM/调制频谱--->减少反射,避免VCO pulling

 

2.传导杂散 --->设计低通滤波器,减少谐波

 

3.ACLR/开关频谱 --->提升DA线性度;

 

第一:

 

高通收发器一向是零中频架构,亦即RF频率等同于VCO频率,若这部分的匹配没调校好,会因反射而干扰VCO,产生VCO Pulling,导致调变精确度下降,如下图:

image.png

调变精确度下降,那就是频率误差/相位误差/EVM/调制频谱有可能Fail;这时就要Finetune PA输入端的Matching;使其接近50欧姆,减少反射;

 

而PA输入端的匹配电路,其摆放位置需依据平台而定,例如MTK的MT6252需要靠近收发器,而高通的WTR1605L,则需靠近PA;

 

有时会遇到的问题是,将PA输入端的SAW Filter拔掉,其相位误差与EVM会变差,此时可能有人会认为是SAW Filter的关系,但这是个误解,因为相位误差与EVM,都是带内噪声;

 

而SAW Filter是用来抑制带外噪声,换言之,SAW Filter无法改善相位误差与EVM,相反地,若SAW Filter的Group Delay过大,会导致信号有所失真,进而劣化EVM。

 

因此合理的解释便是VCO Pulling,当PA输入端放SAW Filter,此时收发器看出去的S11很好,不会有信号反射;

image.png  

但是当PA输入端的SAW Filter拔掉时,其发射信号由于Layout走线阻抗关系,导致收发器看出去的S11不好,信号反射打到VCO,使其调变精确度下降,其相位误差与EVM变差;故此时应针对PA输入端的Matching再作微调,以减少反射。

image.png  

第二:

 

当RF信号的谐波过大时,可在PA输入端,设计LC低通滤波器,先抑制PA输入端的谐波,避免因PA的非线性效应,而使其更加恶化;

image.png  

 特别注意:不可将LC低通滤波器设计在PA的输出端,因为会动到Load-pull;

image.png  

由上图可知,不同的Load-pull会有不同的谐波值,第二象限是高谐波区,若该LC低通滤波器,使Load-pull跑到第二象限,进而导致谐波值变大,那么该滤波器抑制谐波的能力,便大打折扣。

image.png  

如上图,假设该滤波器,其谐波的Insertion Loss为10 dB,但因更动了Load-pull,使其谐波增加了10 dB,那么最终谐波会因其抵消结果,而并未所有抑制,故若将LC低通滤波器,设计在PA输出端,那么该滤波器抑制谐波的能力,便大打折扣,即便最终谐波仍获得改善,也会因Load-pull更动,而导致其他发射端的性能都劣化

 

第三:

 

PA的输入端,其实也是DA(Driver Amplifier)的load-pull:

image.png 因此这部分的匹配若没调校好,会使DA的线性度不够,导致在PA输入端,开关频谱已偏高的情况发生,再加上PA是主要的非线性贡献者,如此便会导致PA输出端的开关频谱更差。

image.png  

 

当然WCDMA的ACLR   也是一样道理  因此PA输入端的ACLR不能太差,否则PA输出端的ACLR,肯定只会更差,一线品牌大厂,其正负5MHz的ACLR,都要求至少-40 dBc,所以PA输入端正负5MHz的ACLR  至少要 -50 dBc。

image.png EVM也是  由下图可知,当PA输入端的Matching调校为较收敛的状况时,其EVM也跟着改善。

image.png  

 

由于PA的输入功率范围一向很广,以RFMD的RF3225为例,其输入功率范围为0 dBm ~ 6 dBm,这表示收发器的输出功率,即便扣掉Mismatch Loss与Insertion Loss,仍符合PA的输入功率范围,因此一般而言,较少调校此处的匹配。


PA输入端的Matching   多半都是Debug用的   因此会问这问题通常都是考虑说   能否把PA输入端Matching拿掉  以节省空间由以上可以看出  若PA输入端走线阻抗控制做得够好  有收敛在50奥姆附近理论上拿掉  是不至于出太大问题    当然  PA输入端Matching拿掉  就无法兜低通滤波器  来解传导杂散不过若是高通平台   还可以靠调NV的方式来解。

image.png  这三条曲线   对于谐波以及开关频谱   都会有影响建议PA_Enable比V_ramp早开启    而且最好能早一段时间而Ant_sel可以比PA_en早开启    也可以比PA_en晚开启看怎样的NV值   其谐波以及开关频谱会最低前面提到   若PA输入端走线阻抗控制做得够好  有收敛在50奥姆附近理论上其PA输入端的Matching可拿掉  而若PA没有内建DC Block  则PA输入端需摆放串联电容重点来了   串联电容会使阻抗有所偏移,破坏原本已经控制好的阻抗该如何处理呢 ?

image.png  上式是容抗的公式,由上式可知,当电容值极大时,其阻抗会近乎于零。而作阻抗匹配前,要先将落地组件拔除,且串联零奥姆电阻,来得知走线的原始阻抗,因此可知串联零奥姆电阻,并不会改变原始阻抗。而前述已知,电容值极大时,其阻抗会近乎于零,相当于零奥姆电阻,故可知若想抵挡DC,但又不想使阻抗有所偏移时,可以摆放大电容,来同时兼具这两种需求。然而这边所谓的大电容,并不需要到uF等级,因为uF等级的电容,至少都是0603的尺寸,若摆放在走线,不仅占空间,同时也会因宽度与走线差异过大,产生很大的阻抗不连续,以至于Mismatch Loss增加,如下图:

image.png  因此pF等级的电容即可,以DCS 1800/PCS 1900为例,由下图可知,串联56 pF的电容,其阻抗几乎不变。

image.png  

 

此帖出自RF/无线论坛
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五彩晶圆(初级)

文中的图不知用哪个仿真软件


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