萌新，请教CPLD倍频

hezicheng

萌新，请教CPLD倍频 [复制链接]

各位大佬求救，毕业设计需要做到200M300M,老师说最好到500M，然后输出复杂PWM，然后我发现MAX I I或者V到不了这么高，然后老师说倍频，然后我去某宝看开发板，老板说因为没有锁相环CPLD没法倍频，另一个老板说最多到100M，可以自己单独配晶振，老师对CPLD根本也不懂，我现在好懵不，求指教，谢谢。

Jacktang

最好到500M，这么高的

要需要锁相环

问问老师什么方案

hezicheng

Jacktang 发表于 2021-4-14 07:29 最好到500M，这么高的 要需要锁相环 问问老师什么方案

老师现在让我最简单的输出两相PWM，移相角，占空比，频率可控，通过DSP给这些信息，CPLD编程实现PWM输出，整个设计就是做DSP的PWM模块细节上做不好的地方，然后让我做到这么高的频率，还要稳定，还要实现一些功能，让我自己考虑，比方说当DSP发出这三个信号变化或者占空比突然到0或者1的时候，CPLD输出的波形不能立刻变，要等到周期结束再变。大概是这个意思。

heningbo

我觉得这个问题的症结在500M。

500M是时钟频率，还是PWM最大输出500M，如果是后者，那难度不是一般的大。

如果是前者，你可以找一个外部的锁相环，自己去配置一下。

但是输出必须是差分的，因为我见到一般200M的晶振都是差分输入。

再者CPLD的引脚能识别这么高速的频率信号么？就是收端能识别不。要确认一下。