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FPGA时序中为什么会有一个短的错误的数据跳变? [复制链接]

 

2在1的上升沿时将数据3赋值给2,但是在实际观察波形时发现2在上升沿处有一个小的跳变,本来应该是由-1变成0,结果却出现了10223这样一个不相关的数据

请教,这种情况会是什么原因造成的?

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后来我把always里的非阻塞赋值改成下边这样的阻塞赋值后数据好像正常了,测试很多次都没再发现之前的问题,现在不太明白为什么会出现这种情况,为什么改成下边这种问题好像就解决了?

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又试了几次,改成阻塞也不行,还是会有数据跳变的问题

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睡一觉问题好像找到了,问题基本上出在触发器亚稳态问题上,刚才把时钟从200降到110MHz,使用同步复位,同步时钟后没再发现之前的问题。

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裸片初长成(初级)

always@语句中最好使用<=

不然容易出问题。


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五彩晶圆(初级)

大佬fpga还没从入门到放弃

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我弄FPGA都是为了解决实际问题,没法办,现在只有它能解决这些问题。 其实如果单纯是玩的话(不做产品不考虑成本)有这个FPGA就应该没有必要玩单片机了。  详情 回复 发表于 2020-12-29 21:27
个人签名人已离开,无事别找,找也找不到。

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这个和什么时钟的快慢,以及什么复位应该没有关系,都是寄存器采样到了亚稳态。

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这种问题一般怎么解决  详情 回复 发表于 2020-12-26 13:18

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郝旭帅 发表于 2020-12-26 12:34 这个和什么时钟的快慢,以及什么复位应该没有关系,都是寄存器采样到了亚稳态。

这种问题一般怎么解决

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只要是异步采样都有可能出现这个中结果,所以要做好跨时钟域的处理,在使用逻辑分析仪时,采用同步采样的方式。  详情 回复 发表于 2020-12-29 14:35

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裸片初长成(初级)

你这个好奇怪,能不能将代码整体发出来看看

另外你截图没有相关数据信息,看不到那个是那个数据的关联信息

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问题已经解决了,3楼,应该是亚稳态的问题  详情 回复 发表于 2020-12-28 18:45

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heningbo 发表于 2020-12-27 19:20 你这个好奇怪,能不能将代码整体发出来看看 另外你截图没有相关数据信息,看不到那个是那个数据的关联信 ...

问题已经解决了,3楼,应该是亚稳态的问题

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littleshrimp 发表于 2020-12-26 13:18 这种问题一般怎么解决

只要是异步采样都有可能出现这个中结果,所以要做好跨时钟域的处理,在使用逻辑分析仪时,采用同步采样的方式。

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的确是这样,刚刚接触FPGA这方面不太了解,开始的时候是设置了一个数大于某阈值时输出一个信号,用逻辑分析仪触发时发现每次这个值都小于实际阈值,不清楚为什么会触发。 后来把数据又转存了一下,再用ILA看才发  详情 回复 发表于 2020-12-29 21:25

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郝旭帅 发表于 2020-12-29 14:35 只要是异步采样都有可能出现这个中结果,所以要做好跨时钟域的处理,在使用逻辑分析仪时,采用同步采样的 ...

的确是这样,刚刚接触FPGA这方面不太了解,开始的时候是设置了一个数大于某阈值时输出一个信号,用逻辑分析仪触发时发现每次这个值都小于实际阈值,不清楚为什么会触发。

后来把数据又转存了一下,再用ILA看才发现是中间这个跳变(亚稳态)影响的。

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freebsder 发表于 2020-12-25 18:29 大佬fpga还没从入门到放弃

我弄FPGA都是为了解决实际问题,没法办,现在只有它能解决这些问题。

其实如果单纯是玩的话(不做产品不考虑成本)有这个FPGA就应该没有必要玩单片机了。

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