请教一个verilog的问题

littleshrimp

请教一个verilog的问题 [复制链接]

本人FPGA小白一枚，现在有一个verilog的问题想请教

比如有一个输入数据

input   [16:0] REG

为了方便使用，现在想把REG拆开，比如

a = REG[16:8];

b = REG[7:0];

 

我能想到下边这种方式，不知道这样做对不对，如果不对应该怎么做，谢谢？

wire a;

wire b;

assign a[16:8] = REG[16:8];

assign b16:8] = REG[7:0];

 

另外再问一下，为什么使用define定义的“a”在always里使用会提示没有声明

`define a REG[16:8]

bioger

应为a是wire型

littleshrimp

bioger 发表于 2020-12-15 10:48 应为a是wire型

你是说define那个问题吗？

heningbo

没有看懂你的意思

但是有几个问题。

1、wire a  表示a是一根线，但是后边使用a[16：8]，表示8根线

2、REG最好不要用，好像编译环境有可能会将其认为是一个特定字符用。

littleshrimp

heningbo 发表于 2020-12-15 13:46 没有看懂你的意思 但是有几个问题。 1、wire a  表示a是一根线，但是后边使用a[16：8]，表示8根 ...

确实数据宽度没弄对，前边定义成一根线了，多谢

 

我想实现的是

举个栗子

输入一个16bit的数据REG

其中高8位代表地址，低8位代表数据

使用时如果使用REG[16:8] 和REG[7:0]看起来不直观

所以想把他们定义成符号

比如ADDR = REG[16:8],DATA=REG[7:0]

这样在写代码时直接使用ADDR和DATA就可以了

 

C语言可以直接使用define来定义 DATA ADDR[18:6]

但是我在verilog里使用时提示ADDR没有声明

 

heningbo

littleshrimp 发表于 2020-12-15 14:09 确实数据宽度没弄对，前边定义成一根线了，多谢   我想实现的是 举个栗子 输入一个16bi ...

你要定义一个 reg [7:0] ADDR；的寄存器。

毕竟是两种语言。

所以要承认他们的不同点。

forest2000

基础语法啊，Reg, Wire, Input, Output, 几个再好好看看，