1188|5

4

帖子

0

资源

一粒金砂(初级)

VHDL设计组合电路,modelsim时序仿真中途输出不动态X [复制链接]

vhdl语言设计3-8优先编码器,编写testbench使用modelsim时序仿真开始正常,中途出现不定态X(功能仿真完全正确),如何解决?需要改动testbench吗?(testbench中已经对与输入端口对应的信号赋初值0,激励产生进程也已设置复位信号)此外,组合电路的testbench需要设置时钟信号与复位信号吗,还是只有时序电路需要设置?谢谢各位。

此帖出自Altera SoC论坛

回复

111

帖子

0

资源

版主

没图没真相

回复

4

帖子

0

资源

一粒金砂(初级)

image.png image.png image.png image.png 第一张图是时序仿真开始前,显示输出b,eo,gs均是U,第二张图是仿真中途出现不定态X,第三张图是信号赋初值的情况,最后一张图是激励产生进程。谢谢!

image.png

点评

 根据你发出来的内容,看不出来,有什么问题  详情 回复 发表于 2020-5-10 09:00

回复

111

帖子

0

资源

版主

青平果 发表于 2020-5-9 20:50 第一张图是时序仿真开始前,显示输出b,eo,gs均是U,第二张图是仿真中途出现不定态X,第三张图是信号赋初 ...

 根据你发出来的内容,看不出来,有什么问题


回复

4

帖子

0

资源

一粒金砂(初级)

郝旭帅 发表于 2020-5-10 09:00  根据你发出来的内容,看不出来,有什么问题

那么请问如何在testbench中对输出端口初始化,在一位全加器图中显示了输出端口cout,sum状态是U(未初始化)?可能是这个原因导致波形是红线。

image.png

点评

那你可以尝试修改一下试试  详情 回复 发表于 2020-5-11 09:15

回复

111

帖子

0

资源

版主

青平果 发表于 2020-5-10 13:54 那么请问如何在testbench中对输出端口初始化,在一位全加器图中显示了输出端口cout,sum状态是U(未初始化 ...

那你可以尝试修改一下试试


回复
您需要登录后才可以回帖 登录 | 注册

最新文章 更多>>
    关闭
    站长推荐上一条 1/8 下一条

    About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

    站点相关: 安防电子 汽车电子 手机便携 工业控制 家用电子 医疗电子 测试测量 网络通信 物联网

    北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

    电子工程世界版权所有 京ICP证060456号 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2021 EEWORLD.com.cn, Inc. All rights reserved
    快速回复 返回顶部 返回列表