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[FPGA开发] 【工程源码】数字信号处理学习——混频器

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纯净的硅(初级)

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发表于 2020-2-29 20:19 | 显示全部楼层 |阅读模式

混频
混频是指将信号从一个频率变换到另外一个频率的过程 ,其实质是频谱线性搬移的过程。简单的说,就是两个信号相乘。相乘的结果就得到两种频率,和频、差频。可以用积化和差公式观察和频、差频信号的产生。

01.jpg

 


在模拟电路中经常见到的就是把接收机接收到的高频信号,经过混频变成中频信号。上次课设用三极管搭了一个混频器,频率太高,搞到头大!最后还是用了乘法器芯片。当然这次设计的是数字混频。

数字混频在通信的调制、解调、数字上变频、数字下变频等系统中应用广泛。通常把其中一个信号称为本振信号,另一个信号称为混频器的输入信号。

程序设计

程序中我将本振信号设为1MHz,输入信号设为625kHz,采样频率就定为时钟的50MHz。

 

其中本振信号和输入信号都用DDS来模拟产生(直接用梅哥的DDS历程,这里就不往出贴了)。要注意的是在FPGA设计中,IP核几乎都是采用二进制补码带符号数,也有很多的ADC、DAC芯片的数据接口也采用的是二进制补码。因此,在设计中,ROM中的正弦数据我都改成了带符号数。混频处理的数据也是带符号数二进制补码,则在整个混频程序设计中都要保持这个数值表示方法,否则就会出错。

 

module Mixer(  
    rst_n,  
    clk,  
//  din,  
    dout  
);  
  
    input       rst_n;       //复位信号,高电平有效  
    input       clk;         //数据采样时钟/FPGA系统时钟,频率为50MHz  
//  input      [11:0] din;  //输入的625KHz单频信号  
    output  [23:0] dout; //输出混频滤波后的的1.25Hz单频信号  
      
    wire [11:0] din;  
    wire [11:0] DDS_sin;  
  
    DDS DDS(  
        .clk(clk),  
        .rst_n(rst_n),  
        .en_DDS(1'b1),  
        .Fword(32'd85899345),  
        .Pword(12'h0),  
        .q(DDS_sin)  
    );  
      
    DDS DDS_din(  
        .clk(clk),  
        .rst_n(rst_n),  
        .en_DDS(1'b1),  
        .Fword(32'd53687090),  
        .Pword(12'd0),  
        .q(din)  
    );  
      
  
   //乘法运算实现混频输出  
    reg signed [23:0] mult;  
    wire signed [11:0] s_din;  
    wire signed [11:0] s_DDS_sin;  
    assign s_din = din;       //将乘数转换成有符号数运算  
    assign s_DDS_sin = DDS_sin; //将乘数转换成有符号数运算  
    always @(posedge clk or negedge rst_n)  
        if (!rst_n)  
            mult <= 24'd0;  
        else  
            mult <= s_din * s_DDS_sin;  
      
    assign dout = mult;  
      
    wire [11:0]dout2;  
    assign dout2 = mult[23:12];  
      
endmodule 

 

仿真

02.jpg

此帖出自Altera SoC论坛


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一粒金砂(中级)

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发表于 2020-5-13 16:57 | 显示全部楼层

谢谢分享,学习了



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