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[FPGA开发] 【工程源码】【Modelsim常见问题】Port ‘xxxx’ not found in the connected module

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纯净的硅(初级)

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发表于 2020-2-22 14:32 | 显示全部楼层 |阅读模式

本文和设计代码由FPGA爱好者小梅哥编写,未经作者许可,本文仅允许网络论坛复制转载,且转载时请标明原作者。

 

01.png

 

 

这个报错很明显,是说你在例化的时候,被例化的模块中有个信号并不存在于真正的模块设计中,例如,用户编写一个二选一多路器模块,模块端口如下表左侧所示,但是在testbench或上层模块例化使用该模块时,例化内容如下表右侧所示:

02.png

 


可以看到,例化时候,用了一个叫sel的端口,但是实际被例化的模块中并没有sel这个端口,因此就会报上述错误。根据此思路对应检查设计模块的代码即可。
 

此帖出自Altera SoC论坛


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