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[FPGA开发] 【Modelsim常见问题】ModelSim无时序仿真选项

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纯净的硅(初级)

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发表于 2020-2-10 16:13 | 显示全部楼层 |阅读模式

网友原话:
到处试了半天总算解决了——setting——more EDA netlist Writer Settings——Generate nestlist for functional simulation only——off(默认on)

小梅哥补充:
还有,设置完了最好删了工程目录下的simulation文件夹,然后重新全编译quartus工程,否则门级网表不更新,还是一样的现象的。

此帖出自Altera SoC论坛


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