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发表于2010-7-12 11:51 只看该作者

【verilog语法分析】强制激励 [复制链接]

在一个过程块中，可以用两种不同的方式对信号变量或表达式进行连续赋值。

§ 过程连续赋值往往是不可以综合的，通常用在测试模块中。

§ 两种方式都有各自配套的命令来停止赋值过程。

§ 两种不同方式均不允许赋值语句间的时间控制。

assign和deassign 适用于对寄存器类型的信号（例如：RTL级上

的节点或测试模块中在多个地方被赋值的信号）进行赋值。

initial begin

#10 assign top.dut.fsml.state_reg = `init_state

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