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五彩晶圆(高级)

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发表于 2010-7-6 11:49 | 显示全部楼层 |阅读模式

1.Found clock-sensitive change during activeclockedge at time <time> on register "<name>"
原因:vector sourcefile中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化。而时钟敏感信号是

不能在时钟边沿变化的。其后果为导致结果不正确。
措施:编辑vector source file

2.VerilogHDL assignment warning at <location>: truncated value with size <number> to match size of target (<number>
原因:HDL设计中对目标的位数进行了设定,:reg[4:0] a;而默认为32,将位数裁定到合适的大小

措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数

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