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[求助] FPGA 锁相环失锁

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一粒金砂(初级)

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发表于 2019-9-14 19:27 | 显示全部楼层 |阅读模式

做了两块cyclone4 EP4CE6E22C8 的板子,焊接出来发现其他功能没问题,但锁相环输出频率不对。

50M晶振输入,5M,50M,100M,200M输出。实测输出约为应输出频率的千分之一,且每次上电频率略微不同。

两块板现象相同,晶振输入时钟经过100,000,000分频给指示灯,频率为0.5Hz,似乎没有问题。

大佬们谁知道原因是什么吗?

来源:EEWorld FPGA/CPLD板块,转载请附上链接


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