社区导航

 

搜索
查看: 175|回复: 0

[经验] DAC数字位宽对底噪影响测试

[复制链接]

55

TA的帖子

0

TA的资源

一粒金砂(中级)

Rank: 2

发表于 2019-9-11 18:04 | 显示全部楼层 |阅读模式

DAC的底噪收到采样时钟,自身热噪,数字躁底等共同作用。这里想通过实验查看数字躁底对DAC底噪的影响,特别是在LTE系统,系统指标要求没有GSM严苛的情况下,是不是可以降低数字链路的位宽,对下行链路处理单元的位宽从16bit降低到更低的bit位宽。

 

【关键词】

DAC位宽 躁底

 

  1. 概述

DAC的底噪收到采样时钟,自身热噪,数字躁底等共同作用。这里想通过实验查看数字躁底对DAC底噪的影响,特别是在LTE系统,系统指标要求没有GSM严苛的情况下,是不是可以降低数字链路的位宽,对下行链路处理单元的位宽从16bit降低到更低的bit位宽。

测试主要是基于当前RRU系统所使用的中频DAC芯片DAC38J84,该芯片能满足当前RRU系统对GSM的需求,通过测试希望了解数字躁底对DAC的底噪产生的影响变化趋势。

来源:EEWorld 模拟电子板块,转载请附上链接

DAC数字位宽对底噪影响测试.docx

1.11 MB, 下载次数: 4



回复

使用道具 举报

您需要登录后才可以回帖 登录 | 注册

关闭

站长推荐上一条 /6 下一条

  • 论坛活动 E手掌握

    扫码关注
    EEWORLD 官方微信

  • EE福利  唾手可得

    扫码关注
    EE福利 唾手可得

Archiver|手机版|小黑屋|电子工程世界 ( 京ICP证 060456 )

GMT+8, 2019-9-21 15:04 , Processed in 0.076338 second(s), 16 queries , Gzip On, MemCache On.

快速回复 返回顶部 返回列表