社区导航

 

搜索
查看: 263|回复: 1

[原创] Verilog HDL的基本语法

[复制链接]

27

TA的帖子

0

TA的资源

一粒金砂(中级)

Rank: 2

发表于 2019-9-6 09:12 | 显示全部楼层 |阅读模式

Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说,既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。
Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种:
• 系统级(system):用高级语言结构实现设计模块的外部性能的模型。
• 算法级(algorithm):用高级语言结构实现设计算法的模型。
• RTL级(Register Transfer Level):描述数据在寄存器之间流动和如何处理这些数据的模型。
• 门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。
• 开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型。 


此内容由EEWORLD论坛网友小柳叶原创,如需转载或用于商业用途需征得作者同意并注明出处

来源:EEWorld FPGA/CPLD板块,转载请附上链接

基本语法.pdf

461.46 KB, 下载次数: 25



回复

使用道具 举报

27

TA的帖子

0

TA的资源

一粒金砂(中级)

Rank: 2

 楼主| 发表于 2019-9-7 09:09 | 显示全部楼层

Verilog HDL 基本语法



回复

使用道具 举报

您需要登录后才可以回帖 登录 | 注册

关闭

站长推荐上一条 /6 下一条

  • 论坛活动 E手掌握

    扫码关注
    EEWORLD 官方微信

  • EE福利  唾手可得

    扫码关注
    EE福利 唾手可得

Archiver|手机版|小黑屋|电子工程世界 ( 京ICP证 060456 )

GMT+8, 2019-10-15 06:50 , Processed in 0.102764 second(s), 18 queries , Gzip On, MemCache On.

快速回复 返回顶部 返回列表