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[讨论] CPLD

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一粒金砂(初级)

Rank: 1

发表于 2019-6-23 16:57 来自手机 | 显示全部楼层 |阅读模式
大学刚刚入手学习verilog hdl编程,课程设计做一个简易数字钟,但在将代码下载到板子上时,出现失败的情况,这是什么原因造成的,谢谢各位解答!
此帖出自FPGA/CPLD论坛
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裸片初长成(初级)

Rank: 10Rank: 10Rank: 10

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发表于 2019-6-24 09:08 | 显示全部楼层

是不是选sof文档吧

请修改签名 ^_^


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五彩晶圆(初级)

Rank: 7Rank: 7Rank: 7

发表于 2019-6-24 18:36 | 显示全部楼层

下载口选的对么?sof应该是用jtag口,pof应该是用AS口。。

坐而言不如起而行


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一粒金砂(中级)

Rank: 2

发表于 2019-7-2 15:36 | 显示全部楼层

软件存在bug,这种情况多数应该是软件里面把没有使用的管脚接地了,在菜单栏assignment--》device-->device and pin option...-->unused pin--> as input tri_stated



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