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[求助] 请问如何用verilog实现一个迭代方程呀?

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一粒金砂(初级)

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发表于 2019-2-28 15:07 | 显示全部楼层 |阅读模式
1芯币
请问各位verilog如何实现以下这个功能:
运算精度为32比特,其中符号位1比特,整数部分9比特,小数部分23比特。迭代方程组如下:
x(i+1)=1-u*x(i)*x(i)
如果初值分别都知道,迭代次数1000,如何用verilog实现?我拿到后想来好久,都不知道怎么办,请大家多帮忙.万分感谢



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一粒金砂(中级)

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发表于 2019-2-28 20:45 | 显示全部楼层
你用什么型号的FPGA


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发表于 2019-2-28 21:05 | 显示全部楼层
1、先计算u*x*x,得到补码-u*x*x
2、计算得到补码-u*x*x
3、计算x = 1-u*x*x
生活就是油盐酱醋再加一点糖,快活就是一天到晚乐呵呵的忙
===================================
做一个简单的人,踏实而务实,不沉溺幻想,不庸人自扰


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一粒金砂(初级)

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 楼主| 发表于 2019-3-1 13:33 | 显示全部楼层
chenzhufly 发表于 2019-2-28 21:05
1、先计算u*x*x,得到补码-u*x*x
2、计算得到补码-u*x*x
3、计算x = 1-u*x*x

主要是怎么迭代呢?


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发表于 2019-3-2 10:53 | 显示全部楼层
一个clock就可以迭代一次了
生活就是油盐酱醋再加一点糖,快活就是一天到晚乐呵呵的忙
===================================
做一个简单的人,踏实而务实,不沉溺幻想,不庸人自扰


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版主

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发表于 2019-3-2 10:53 | 显示全部楼层
每1000个clock输出一个值
生活就是油盐酱醋再加一点糖,快活就是一天到晚乐呵呵的忙
===================================
做一个简单的人,踏实而务实,不沉溺幻想,不庸人自扰


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一粒金砂(中级)

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发表于 2019-3-3 00:34 来自手机 | 显示全部楼层
用Vivado HLS很容易实现


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一粒金砂(中级)

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发表于 2019-3-3 00:35 来自手机 | 显示全部楼层
前提你得用Xilinx家的7系列fpga


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一粒金砂(高级)

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发表于 2019-3-26 16:31 | 显示全部楼层
好多人都给你答案了,还不会,总不能让人家给你现成的代码吧!!!!


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裸片初长成(初级)

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荣誉会员勋章

发表于 2019-4-8 09:03 | 显示全部楼层
使用generater语法是不是可以实现语法上的迭代呢,
这个自己真不知道,看到的给解释一下。


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