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[讨论] 时序仿真过了,为什么实际的电路就是出现了一些错误

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五彩晶圆(高级)

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发表于 2010-5-2 16:17 | 显示全部楼层 |阅读模式
用CPLD实现一个辨向、4细分、计数的电路。

用时序仿真的时候,仿真的结果都是非常正确的。

在实际电路的时候发现出现5%的计数误差。

老师说在触发脉冲上升沿的时候,有可能计数脉冲跑掉了几个。

计数脉冲最大100KHZ,触发时钟脉冲达到50MHZ。

实在是想不明白怎么会跑掉几个计数脉冲,但又确实找不到其它合理的理由。


时序仿真都对了,那说明在理论实现上是没有问题的啊
此帖出自FPGA/CPLD论坛
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一粒金砂(中级)

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发表于 2017-11-2 08:37 | 显示全部楼层
时序约束?


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裸片初长成(初级)

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荣誉会员勋章

发表于 2017-11-3 08:56 | 显示全部楼层
不知道你的时序仿真是用modelsim仿的不,你的速率要求很低,一般时序上应该要求不是很严格吧。建议还是看看你的代码。


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