你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！

Flotant_wings

~~~~~~~工程名和顶层文件名必须相同的

夏宇闻

原帖由 yshui35 于 2011-2-24 20:50 发表 夏老师：我用Quartus ii 来Start Analaysis &Synthesis 时，出现“Error: Top-level design entity "adder" is undefined”，不知道为什么？

 

Flotant_wings的回答非常正确。谢谢。我补充一下，在Quartuns II 环境下，综合时被综合的顶层模块名，即同时被综合的多个模块文件中最高层的模块名，必须与项目名一致。

eeleader

我想把个人的VHDL代码 整理成一个一个标准的IP 核形式, 怎样保证这些提供别人使用的时候, 别人看不见源代码设计,同时又能使用

夏宇闻

原帖由 eeleader 于 2011-3-1 08:10 发表 我想把个人的VHDL代码 整理成一个一个标准的IP 核形式, 怎样保证这些提供别人使用的时候, 别人看不见源代码设计,同时又能使用

 

我想您只能提供网表级别的代码作为IP，让用户相信可以在FPGA上运行，并基本符合要求。然后再讨论继续开发与授权相关的问题，以保证开发者的利益。

eeleader

网表极代码用户怎么调用和连接? 望夏老师指点,或有相关书籍推荐一下!

knowledge

夏老师，您好，我是一个FPGA初学者，所以问的都是一些很基本的问题，让您见笑了。。。

在我们去写模块的时候，写之前我们用不用去考虑写出来的模块能不能被综合，又怎么考虑这个问题，还是说不用考虑，综合的事交给工具去做就行了？

夏宇闻

原帖由 knowledge 于 2011-3-2 11:48 发表 夏老师，您好，我是一个FPGA初学者，所以问的都是一些很基本的问题，让您见笑了。。。 在我们去写模块的时候，写之前我们用不用去考虑写出来的模块能不能被综合，又怎么考虑这个问题，还是说不用考虑，综合的事交 ...

 

如果是需要变成实际电路的，在编写模块时，必须有个基本的考虑：如那几句语句表示组合逻辑，那段代码表示时序逻辑或状态机，那些语句表示需要把数据暂时保存在RAM中，但是电路的细节，即每个门是如何连接的，不必考虑，考虑的只是信号的连接和组件的有效利用，即可以节省的部件尽量节省，例如32位的加法器，可以节省一个是一个。而编写测试模块时，只要考虑电路行为即可，不必考虑电路结构。

夏宇闻

原帖由 eeleader 于 2011-3-2 09:02 发表 网表极代码用户怎么调用和连接? 望夏老师指点,或有相关书籍推荐一下!

 

网表级代码就是综合和布局布线完成后，由综合器根据设计者选择的不同仿真工具，语言和器件自动生成的可以进行布局布线后时序仿真的代码。

仿真过程与RTL仿真完全一样，但被仿真的代码却完全不同，RTL代码是很容易理解，因为它是带有注释的源代码，而网表代码很难理解它是由元件库中的基本元件模型或宏模型组成的复杂逻辑。

 

不同的综合工具产生的网表扩展名不同，放置的子目录也不同。如果选择用ModelSim工具做仿真，语言用Verilog，则由Altera Quartus工具综合后产生的网表放在项目文件夹下的simulation子目录，综合后网表的扩展名是.vo，延迟文件的扩展名是.sdf。可以用原来仿真RTL代码的testbench对其进行仿真。而Xilinx 由ISE产生的网表则放在项目文件夹下，netgen子目录下，其扩展名根据选择的器件不同而不同。这些比较深入的内容没有书籍，只能靠自己看仿真和综合工具的帮助。我编写的书上提到布局布线后仿真，也举了例子，同学们想要掌握必须自己操作练习。

夏宇闻

由于理解网表十分困难，修改和扩展费时费力。所以在IP交易时，可以让用户知道您的设计功能已经完全正确，如果他给中介付清了定金，设计者可以提供FPGA编程需要的代码，即固件（firmware），如果在FPGA上运行正确无误，交易双方可以开始商业谈判。设计者的知识产权可以得到保护，客户也不至于上当受骗。 IP的再利用，可以节省大量人力，提高工作效率，节省开发费用。建议本网站开展此项业务，为供需双方介绍和搭桥。

zuozhuang

夏老师，我刚在官网上下了个modelsim-altera6.4a，但是一直提示是补丁程序，没有识别到主程序，无法安装，不知是怎么回事？大小是220M的，而且网页上就那一个下载文件。请问您知道原来有下载安装过这个吗？

夏宇闻

原帖由 zuozhuang 于 2011-3-3 11:03 发表 夏老师，我刚在官网上下了个modelsim-altera6.4a，但是一直提示是补丁程序，没有识别到主程序，无法安装，不知是怎么回事？大小是220M的，而且网页上就那一个下载文件。请问您知道原来有下载安装过这个吗？

 

由于EDA工具软件比较大，您最好在本校的服务器上，找到EDA工具的文件夹，下载这一类工具软件。

stepan

夏老师，我写了一个PCI程序，在G31主板上不能用，不是导致不能正常开机，就是开机后无法安装驱动。但是在G41主板上可以用，这个是怎么回事？问题可能是出现在哪里？

[ 本帖最后由 stepan 于 2011-3-4 10:55 编辑 ]

evistera

请问夏老师，在您认为用FPGA实现基于IEEE754数据格式浮点数运算，诸如矩阵的各类运算，还有三角函数，指数函数，

相比目前工作频率已经很高的DSP，还有优势吗？

夏宇闻

原帖由 stepan 于 2011-3-4 10:48 发表 夏老师，我写了一个PCI程序，在G31主板上不能用，不是导致不能正常开机，就是开机后无法安装驱动。但是在G41主板上可以用，这个是怎么回事？问题可能是出现在哪里？

 

G41主板的硬件功能比G31的主板强，G41集成了GMA X4500显示核心，支持DirectX 10 API、SM4.0、OpenGL 2.0，采用新整合的Shader构架。另外G41的硬件同时支持DDR3、DDR2的存取。而且G41采用的是65nm工艺，功耗显著降低；G41的硬件支持拥有更高带宽的显示端口（Displayport）传输。总之不同主板的硬件设计不同，驱动软件编写的时候也应该略有不同，才能适应不同的硬件要求。我不是驱动软件方面的专家，只能从硬件设计的角度给您一个浅显的解释。回答得不对或者不全面，请您原谅，并请编写PC机主板驱动软件专家予以帮助。

夏宇闻

原帖由 evistera 于 2011-3-4 11:15 发表 请问夏老师，在您认为用FPGA实现基于IEEE754数据格式浮点数运算，诸如矩阵的各类运算，还有三角函数，指数函数，相比目前工作频率已经很高的DSP，还有优势吗？

 

我认为采用规模大的FPGA，如Xilinx Vertex 6 等高档次FPGA的core generator 生成成熟的商业性的符合项目要求的特定浮点数运算核，诸如矩阵的各类运算，还有三角函数，指数函数的硬件核，应该比目前工作频率已经很高的DSP还有优势，其原因是可以更加灵活地改变计算电路的规模、数据流、控制流和中间数据保存等设计方案和数据输入和输出设计方案，以提高数据的处理能力。当然具体情况需要具体分析。最后还是要从工程设计的性能价格比才能做最后的定夺。

evistera

谢谢夏老师的回复,我现在也一直在做这个事情，

smart0604

为什么我的quartus报的fmax为222Mhz，但是我在quartus中仿真时把时钟设置在
200Mhz，仿真结果就不对啊，郁闷。

尚水云者

夏老师，你好我在用quartus ii 9.0做仿真时，为什么功能仿真是完全正确的，而时序仿真就乱了呢？是时钟设置出了问题还是其他原因呢…… 求老师指点……

yangxin8196

当我用DSP+CPLD中的CPLD作为扩展外设的译码器时当片选到该外设时可以从数据总线读到外设发来的数据，但是我发下去的却是我刚刚读上来的数据，而不是我要发下去的数据，已排除硬件问题，和DSP的问题，怀疑是读写控制信号冲突，请问是不是读写控制信号在CPLD中的控制程序有什么特别的说法，如时序等？请夏老师指点！

[ 本帖最后由 yangxin8196 于 2011-3-5 09:58 编辑 ]

夏宇闻

原帖由 smart0604 于 2011-3-4 18:10 发表 为什么我的quartus报的fmax为222Mhz，但是我在quartus中仿真时把时钟设置在 200Mhz，仿真结果就不对啊，郁闷。

 

Gate level simulation is much more complicated  than simple fmax estimation， thus more realiable.

所以您在实际设计中应该留有余地。很可能您的门级别网表就有错误，RTL综合后的逻辑电路存在严重问题。如果频率降低后仍旧不能正常工作，则肯定存在逻辑设计问题。